非显而易见性评估仅供参考,不构成法律建议。
| 编号 | 名称 |
|---|
一种用于管理统一高速缓存的方法,所述统一高速缓存被配置为存储数据和指令,其中读取许可、写入许可和执行许可与所述统一高速缓存的项相关联,并且其中所述读取许可、所述写入许可和所述执行许可取决于与要存储在所述统一高速缓存中的数据或指令相关联的存储器地址,所述方法包括:基于存储在转换后备缓冲器TLB的页表项PTE中的一或多个许可位,确定对所述高速缓存的写入请求的写入地址是否具有与其相关联的一或多个执行许可,所述TLB的所述PTE包括所述写入地址的地址转换以及与所述写入地址相关联的所述一或多个许可位,其中所述许可位包括与所述写入地址相关联的、分别与监督员和用户特权等级相关联的监督员执行许可位和用户执行许可位,其中与所述写入地址相关联的执行许可指示存储在所述写入地址处的指令能够被执行;及在对于所述写入请求在所述高速缓存中存在写入未命中的情况下,基于所述一或多个执行许可而确定是否实施写入‑分配策略或写入‑不分配策略以用于服务所述写入未命中,包括在所述写入地址具有与其相关联的一或多个执行许可的情况下确定实施写入‑分配策略,并且在所述写入地址不具有与其相关联的一或多个执行许可的情况下确定实施写入‑不分配策略以用于服务所述写入未命中。
你好。作为专利代理师同行,我非常理解在处理无效宣告请求或侵权分析时,对目标专利进行精准的权利要求解释,并基于严格的特征比对来构建逻辑链条是至关重要的。我们将采用既具挑战性又需严密防守的双向思维,紧密结合说明书原文和对比文件,对权利要求1进行深度剖析。
根据目标专利说明书(CN108604210B),权利要求1的核心技术构思在于利用“执行许可(Execution Permission)”作为判断高速缓存“写分配(Write-Allocate)”策略的触发条件。
技术问题: 传统的统一高速缓存(Unified Cache)在发生写入未命中(Write Miss)时,仅根据地址相关的特定分配策略(如单独的WA位)来决定是否分配缓存行,并未考虑数据本身的特性。
技术方案及效果: 说明书[0028]段明确指出:“如果存储器地址具有与其相关联的写入许可及执行许可两者,那么与存储器地址相关联的信息可具有高的将来使用可能性……如果执行许可不存在,那么可基于写入-不分配策略而服务写入未命中”。
解释结论: 权利要求1的保护范围限制在了一种特定的逻辑映射——不依赖传统的专用缓存控制位,而是巧妙借用内存管理单元(MMU/TLB)中原有的、用于系统安全和权限管理的**“执行许可位(如监督员SX和用户UX位)”,来预测数据的时间局部性**,从而动态调整高速缓存的分配策略,达到既节省高速缓存空间又提高命中率的效果。
从“整体解决的技术问题”以及“技术效果”角度来看,D2(US06769052B2) 是最适合作为最接近的对比文件(CPA)。
理由: D2解决的正是“共享缓存中如何优化写分配策略以提升处理器性能并降低功耗”的问题(见D2 Summary)。D2明确公开了在发生写入未命中时,基于TLB项中提供的一个属性信号(attribute signal)来选择性地实施写分配或写不分配策略(见D2 [0050]-[0052]及[0064]段,关于WATR - Write Allocate Transaction信号的描述)。
其他对比文件的定位:
D4 (US07805588B2) / D5 (JP2012212440A): 适合作为辅助对比文件。它们重点解决了如何在缓存或TLB中存储内存属性(包括读/写/执行权限、用户/监督员模式),以减少TLB查询的问题。
D1 (EP0989496A2) / D3 (EP0989496B1): 涉及多级缓存的一致性和层级间的写分配策略(如L0不分配,L2分配),并未细化到利用TLB中的权限位进行单行动态控制,相关性较弱。
以下是以 D2 (US06769052B2) 为CPA,结合 D4 (US07805588B2) 的详细特征比对表:
| 权利要求1技术特征 | D2 (US06769052B2) 的公开情况及原文出处 | D4 (US07805588B2) 的公开情况及原文出处 | 是否被公开 |
| 特征A: 统一高速缓存存储数据和指令,读取/写入/执行许可与项相关联 | 实质公开: [0046]段提及"Cache 114"共享于DSP和MPU之间。Table 1提及MMU描述符包括Supervisor/User的"no access, read only, read/write"及"Execute Never"。 | 毫无异议公开: [0038]-[0039]段明确说明内存属性包括"read/write/execute permissions"以及"user/supervisor mode"。 | 是 (D2结合D4) |
| 特征B: 许可取决于与数据/指令相关联的存储器地址 | 毫无异议公开: [0040]-[0041]段描述了MMU页面描述符提供访问许可,与虚拟/物理地址的转换直接相关。 | 毫无异议公开: [0006]及[0028]段,内存属性由物理区域或页面(physical region or page)定义。 | 是 (D2/D4) |
| 特征C: 基于TLB PTE中的许可位,确定写入请求是否具有执行许可 | 未公开: D2公开了基于TLB中的**写分配属性位(WA bit)确定(见[0063]-[0064]),但并未公开基于执行许可(Execute permission)**来确定。 | 部分公开: D4公开了TLB或Cache包含执行许可位,但未公开用其来判断高速缓存写请求。 | 否 (核心区别) |
| 特征D: TLB的PTE包括地址转换及许可位 | 毫无异议公开: [0057]段及Fig.3描述了TLB entry (300)包含虚拟地址、物理地址及地址属性(309)。 | 毫无异议公开: [0028]段及Fig.3A,TLB caching memory attributes in addition to address translation。 | 是 (D2/D4) |
| 特征E: 许可位包括与特权等级相关联的监督员和用户执行许可位 | 实质公开: Table 1公开了Supervisor和User的权限以及"Execute Never"属性,但未明确组合为"SX/UX"位。 | 毫无异议公开: [0039]段明确提到"whether user access is allowed... or whether only supervisor access is permitted",结合read/write/execute。 | 是 (D4) |
| 特征F: 执行许可指示存储在写入地址处的指令能够被执行 | 毫无异议公开: 属于本领域公知常识,且D2的Table 1 "Execute Never"的反面即为此意。 | 毫无异议公开: [0038]段明确提及"whether an instruction ... may be executed"。 | 是 (D2/D4) |
| 特征G: 发生写入未命中时,基于执行许可确定写分配或写不分配策略 | 未公开: D2是基于**WATR信号(写分配位)**确定(见Fig.5及[0065])。 | 未公开 | 否 (核心区别) |
| 特征H: 具有执行许可时->实施写分配 | 未公开 | 未公开 | 否 (核心区别) |
| 特征I: 不具有执行许可时->实施写不分配 | 未公开 | 未公开 | 否 (核心区别) |
如果在实际业务中针对该专利提出无效宣告请求,最薄弱的技术特征(即区别技术特征)是特征G、H、I的组合:将“执行许可(Execute Permission)”与“写分配(Write-Allocate)策略”建立直接的逻辑映射关系。
无效请求人需要运用“动机/教导”的逻辑链条来建立显而易见性。
论点: D2已经公开了在TLB中设置一个标志位(WA位)来动态控制写入未命中时的分配策略。D4公开了TLB的PTE中天然存在“执行许可位(Execute permission)”。对于本领域技术人员而言,既然D2的TLB中已经有了各种属性位,为了节省TLB的存储空间(减少硬件开销,符合D4段落[0030]提出的减少位数的动机),复用现有的、表示数据特征的“执行许可位”来替代D2中专用的“WA位”以指导缓存策略,是本领域技术人员容易想到的常规技术手段(即“用现有标志位实现复用”的设计变更)。
专利权人必须切断上述“显而易见”的动机,强调该映射关系的非显而易见的技术效果。
论点: D2中的WA位(Write Allocate attribute)和D4中的执行许可(Execute permission)在功能和技术指向上截然不同。D4中的执行许可是用于系统安全和越权保护的(判断能否执行);而D2的WA位是用于缓存性能优化的。没有任何一篇对比文件给出了这样的教导:“一段数据是否被允许执行(安全性)”与其“在发生写入操作后,是否具有被马上读取的时间局部性(缓存性能)”之间存在必然联系。目标专利恰恰是发现了这种深层的技术联系(含有执行许可的指令数据写入后,极可能马上被取指执行),从而实现了无需额外增加TLB控制位即可智能优化缓存的预料不到的技术效果。因此,这种特定的逻辑关联具有突出的实质性特点和显著的进步。
梳理完上述攻防逻辑后,我们已经找到了本案的争议焦点。为了进一步推进我们的无效宣告请求书撰写,你希望我们接下来按照“三步法”的标准格式,详细推演将D2与D4结合以论证该专利缺乏创造性的具体论理过程吗?
你好!作为同行,我很清楚在处理这类复杂的计算机体系架构专利时,我们需要极高的技术精确度和严密的逻辑。我们将直接切入目标专利说明书,对权利要求1进行解构,并将其与提供的多篇对比文件进行详尽的特征比对。
目标专利(CN108604210B)的核心发明点在于复用已有的“执行许可”(Execute Permission)位来动态决定高速缓存的写入分配策略(Write-Allocate vs. Write-No-Allocate)。
背景与痛点:通常的统一高速缓存(同时存储数据和指令)在发生写入未命中时,分配策略要么是静态的,要么依赖于页表项(PTE)中专门的“写分配属性位”。但是,对于类似JIT(即时编译器)产生的代码,它们以“数据”形式写入,随后作为“指令”被执行。
权利要求的技术逻辑:权利要求1通过读取转换后备缓冲器(TLB)的页表项(PTE)中已有的、分别对应监督员(Supervisor)和用户(User)特权等级的执行许可位,来判断当前写入地址未来是否会被执行。如果有执行许可(表明写入的可能是代码),则采取**写入-分配(Write-Allocate)策略,以便后续执行时能直接在高速缓存中命中;如果没有执行许可(表明纯数据),则采取写入-不分配(Write-No-Allocate)**策略,防止不常读写的数据污染高速缓存。
从“整体解决的技术问题”以及“技术效果”角度分析:
目标专利:解决的技术问题是如何优化统一高速缓存的写分配策略,以提升性能并减少缓存污染;技术效果是基于地址的执行许可实现选择性写分配。
D3 (EP1304620A1) / D4 (US20030101320A1):这两篇互为同族,解决的技术问题也是“为了提高处理器性能和降低功耗,如何有选择地控制写分配”。它们同样利用了TLB和页表项(PTE),且支持页级别的选择性写分配策略。
D2 (US6434669B1):通过“信息类型”(Information Type,如指令、数据、TLB表项)动态更新缓存策略。虽然涉及策略动态调整,但其机制与TLB许可位关联度较弱。
D6 (US20070079070A1):通过检测顺序数据项的数量(如块传输)来覆盖(取消)写分配策略以防缓存污染。技术手段差异较大。
结论:D3 (EP1304620A1) 在技术领域、解决的技术问题(防止缓存污染、优化写分配)以及底层硬件架构(利用TLB/MMU页表项控制写分配)上与目标专利最为接近,是创造性分析中最适合作为最接近的对比文件 (CPA)。
以下是权利要求1各项技术特征与D3原文的详细映射比对:
| 特征编号 | 权利要求1的技术特征 | D3 (EP1304620A1) 的公开情况及原文出处 | 认定结论 |
| A | 一种用于管理统一高速缓存的方法,所述统一高速缓存被配置为存储数据和指令,其中读取许可、写入许可和执行许可与所述统一高速缓存的项相关联, |
[45] "All outer memories are treated as unified instruction/data memory..." [29] Table 1 记载了 "Memory Access Permissions attributes" 包括 Read, Write, 以及 "Execute Never"。 |
实质公开 |
| B | 并且其中所述读取许可、所述写入许可和所述执行许可取决于与要存储在所述统一高速缓存中的数据或指令相关联的存储器地址, | [20]-[21] "At the processor level, access permission, supplied through MMU page descriptors, is also checked..." 许可取决于MMU页描述符(即基于存储器地址所在的页)。 | 实质公开 |
| C | 所述方法包括:基于存储在转换后备缓冲器TLB的页表项PTE中的一或多个许可位,确定对所述高速缓存的写入请求的写入地址是否具有与其相关联的一或多个执行许可, | [21] 公开了TLB包含用于访问权限检查的条目。但D3是基于TLB中的写分配属性位(WA attribute bit 309a)来决定策略,而非基于执行许可位来决定写分配策略。 | 未公开 |
| D | 所述TLB的所述PTE包括所述写入地址的地址转换以及与所述写入地址相关联的所述一或多个许可位, | [40] "Each TLB entry includes a virtual address field 305 and a corresponding physical address field 308 and address attributes 309." Address attributes 包含权限。 | 毫无异议公开 |
| E | 其中所述许可位包括与所述写入地址相关联的、分别与监督员和用户特权等级相关联的监督员执行许可位和用户执行许可位, | [29] Table 1 记载了 "Supervisor: no access, read only, read/write; User: no access, read only, read/write; Execute Never"。D3将执行权限(Execute Never)与Supervisor/User权限分开列举,未明确采用独立的“监督员执行许可位”和“用户执行许可位”。 | 部分公开 (被D7进一步公开) |
| F | 其中与所述写入地址相关联的执行许可指示存储在所述写入地址处的指令能够被执行; | [29] Table 1 "Execute Never: provides access permission to protect data memory area from being executed." 反之即指示能否被执行。 | 实质公开 |
| G | 及在对于所述写入请求在所述高速缓存中存在写入未命中的情况下,基于所述一或多个执行许可而确定是否实施写入-分配策略或写入-不分配策略以用于服务所述写入未命中, | D3是基于写分配属性位 (WA attribute bit 309a / WATR signal 550)来确定实施写入分配还是不分配,而非基于执行许可位。[40] "write allocate (WA) attribute bit 309a is included in each TLB entry." [55] "write allocate transaction (WATR) signal 550... If the WATR signal is asserted... selective write allocation is requested." | 未公开 |
| H | 包括在所述写入地址具有与其相关联的一或多个执行许可的情况下确定实施写入-分配策略, | 同特征G,D3基于WATR信号决定,未建立执行许可与写入分配的关联。 | 未公开 |
| I | 并且在所述写入地址不具有与其相关联的一或多个执行许可的情况下确定实施写入-不分配策略以用于服务所述写入未命中。 | 同特征G,D3基于WATR信号决定,未建立执行许可与写入分配的关联。 | 未公开 |
关于特征E(监督员执行许可位和用户执行许可位):
D7 (US20070094475A1) 明确公开了特征E。D7 [0039] 记载:"These memory attributes may also provide information regarding whether permission for an operation can be granted to a particular operating mode (e.g. a 'supervisor' or privileged mode, contrasted with a 'user' or non-privileged mode)... read/write/execute and user/supervisor mode permissions..." 这实质上公开了针对监督员和用户分别设定的执行许可位。
关于特征C、G、H、I(基于执行许可决定写入分配策略):
D1-D7中没有任何一篇对比文件直接公开了将“执行许可”(Execute Permission)作为触发“写入分配”(Write-Allocate)的判断条件。
D2 (US6434669B1) [0026] 提到了基于“信息类型”(Information Type,如指令、数据)来应用不同的受害者选择策略,但这与复用TLB中的硬件“执行许可位”进行写未命中分配判断仍有架构实现上的距离。
站在无效宣告请求人的对抗性视角,应用**“三步法”**进行分析:
确定区别技术特征:本专利相对于最接近的现有技术D3(结合D7),区别特征在于特征C、G、H、I,即:利用TLB中的“执行许可位”来作为决定是采用“写入-分配”还是“写入-不分配”策略的依据。
确定实际解决的技术问题:在不增加TLB页表项(PTE)额外存储开销(即不增加类似D3中专门的WA bit)的前提下,如何准确识别出具备代码特征的数据(如JIT生成的代码)以优化写分配策略。
判断显而易见性(最薄弱点):
无效请求人的攻击逻辑:特征C、G、H、I是本专利最薄弱的技术特征。 D2已经给出了技术启示,即缓存策略可以根据“信息类型”(数据还是指令)进行动态调整。而本领域技术人员公知,“执行许可位”的本质就是用来区分该内存页存储的是“可执行指令”还是“纯数据”。既然D3已经公开了通过读取TLB中的属性位来决定是否Write-Allocate,且D2给出了针对指令和数据应采用不同策略的启示,本领域技术人员很容易想到:为了节省TLB的存储空间,省去D3中专门的写分配属性位(WAA),直接复用现有的“执行许可位”来指示信息类型,并进而决定是否进行写分配。这一改造不需要付出创造性劳动,属于公知硬件标志位的简单功能复用。
专利权人的抗辩空间:D2改变的是替换策略(Victim Selection Algorithm,如LRU),并未改变写分配策略(Write Allocation)。D3虽然改变写分配策略,但明确教导需要一个独立的WAA控制位。现有技术并未给出将“访问权限控制”(安全范畴)与“缓存性能控制”(分配策略范畴)跨界结合的技术启示。
总结:如果提起无效,攻击的焦点将集中在特征 G、H、I 的结合上。主攻方向将是结合 D3(选择性写分配机制)+ D7(具体的权限位拆分)+ D2(基于指令/数据类型的策略差异化启示),论证复用执行许可位进行缓存分配控制是本领域技术人员的常规技术手段。
这是一份针对目标专利(CN108604210B)权利要求1的深度侵权与无效分析意见。本分析严格基于目标专利说明书的内部字典进行权利要求解释,并采用“三步法”客观评估各对比文件对权利要求技术特征的公开情况,同时提供申请人(专利权人)与无效宣告请求人的双向对抗性视角。
在进行特征比对前,必须紧密结合目标专利说明书(CN108604210B)对权利要求1的核心术语和保护边界进行界定:
统一高速缓存 (Unified Cache) 与 许可依赖 (Permission Dependency) (特征A, B):
根据说明书[0002]及[0012],统一高速缓存被明确界定为可同时存储数据和指令的缓存(如L1缓存)。其核心在于,存储在此的项不仅受读/写许可限制,还受“执行许可”限制。
执行许可的硬件级判定 (TLB/PTE) (特征C, D, E, F):
说明书[0032]指出,代理程序(生成代理程序或消耗代理程序)通过存储器管理单元(MMU)访问缓存。执行许可(包括监督员执行许可SX和用户执行许可UX)直接存储在转换后备缓冲器(TLB)的页表项(PTE)中。这意味着专利保护的是一种硬件底层的自动状态检查,而非上层软件指令级别的分配控制。
写入未命中时的分配策略 (Write Allocation Policy) (特征G, H, I):
说明书[0005]-[0008]及[0028]解释了技术构思的本质:当发生“写入未命中”时,如果该地址具有“执行许可”(意味着写入的数据实际上是未来极可能被提取执行的指令或代码,具有很高的时间局部性),则强制实施“写入-分配(Write-Allocate)”以提升后续读取/执行的命中率;如果仅有写入许可而无执行许可(纯数据写入,近期可能不再读取),则实施“写入-不分配(Write-No-Allocate)”以避免污染缓存。
以下是各对比文件对权利要求1技术特征的公开情况。为确保比对的严谨性,采用逐一特征映射(Element-by-Element Mapping)。
涉案对比文件简称说明:
D1: US20080177952A1 (US2008177952A)
D2: US07409502B2 (US7409502B)
D3: US20140075125A1 (US2014075125A)
D4/D5: CN104662520A / JP2015534687A (同族文件,以中文D4的公开内容为主)
D6: CN105320611A
| 权利要求1 技术特征 | 目标专利说明书支持 | 最接近的公开证据 (引自对比文件原文) | 公开程度 |
| A. 统一高速缓存被配置为存储数据和指令,其中读取许可、写入许可和执行许可与项相关联 | [0002], [0012] | D4 (CN104662520A): [0023] 提及集成存储器子系统支持分页存储器组织;[0038] 提及与L1指令高速缓存行相关联的标签字段包含执行许可位。 | 实质公开 |
| B. 许可取决于与数据或指令相关联的存储器地址 | [0008], [0009] | D1 (US2008177952A1): [0009] 页面表维护虚拟地址到物理地址的映射,缓存策略等属性按页面(地址)设置。 | 毫无异议公开 |
| C. 基于TLB的PTE中的许可位,确定写入地址是否具有执行许可 | [0032] | D4 (CN104662520A): [0044] ITLB进行虚拟页编号到物理页编号的翻译;[0048] 提及从相关联标签字段存取许可位。 | 实质公开 |
| D. TLB的PTE包括地址转换及相关联的许可位 | [0032] | D4 (CN104662520A): [0046] ITLB 444进行虚拟页编号406的并行比较以输出物理地址463,[0038]明确标签包含执行许可位。 | 毫无异议公开 |
| E. 许可位包括监督员执行许可位和用户执行许可位 | [0041] | D4 (CN104662520A): [0038] 控制旗标Cn可包含“执行许可位,例如用户执行(Ux)位和特权执行(Px)位”。 | 毫无异议公开 |
| F. 执行许可指示存储在该地址处的指令能够被执行 | [0011] | D4 (CN104662520A): [0048]-[0050] 描述了通过许可位判断是否允许在处理器管线中执行。 | 毫无异议公开 |
| G. 写入未命中时,基于执行许可确定实施写入-分配或写入-不分配策略 | [0028] |
未被任何单一对比文件完整公开。 关联技术:D2 (US07409502B2): [0011] 描述了在写入未命中时控制分配策略;D1: [0008] 描述了基于页面的分配策略。 |
未公开 (区别技术特征) |
| H. 有执行许可时,确定实施写入-分配 | [0028], [0046] | 未公开 | 未公开 |
| I. 无执行许可时,确定实施写入-不分配 | [0028], [0047] | 未公开 | 未公开 |
在无效宣告程序中,选择最接近的对比文件(CPA)对于构建“三步法”的逻辑链条至关重要。
从“整体解决的技术问题”和“技术效果”来看,D1 (US2008177952A1) 和 D4 (CN104662520A) 均具备作为CPA的潜力,但侧重点不同:
将 D1 作为 CPA 的视角(推荐): D1 致力于解决处理器中缓存策略(Cache Policies,包括分配策略 Allocation Policy)的动态设定问题。D1 [0008]-[0011] 明确公开了利用页面表(Page Table / TLB)中的信息来动态决定高速缓存的分配策略(例如 "allocate on read only")。这与目标专利“利用TLB信息控制缓存分配策略”的核心架构最为接近。
将 D4 作为 CPA 的视角: D4 重点解决的是跨页指令(包含可高速缓存和不可高速缓存部分)的执行管理,其高度公开了目标专利在硬件层面的底层结构(TLB、PTE、特权执行位Px、用户执行位Ux)。但在“解决写入未命中时的缓存分配问题”上,D4 的动机较弱。
综合判定: 选取 D1 (US2008177952A1) 作为 CPA,因为其整体技术领域和解决的“动态缓存分配”技术问题与目标专利高度一致。
区别技术特征: D1 是基于目标存储设备(Target Memory Device)的信息或通用的页面策略来设定缓存分配,而目标专利(即特征 G, H, I)明确要求:具体利用 TLB 中的“监督员/用户执行许可位 (Supervisor/User Execute Permissions)”,在发生“写入未命中”时,作为二元条件判断实施“写入-分配”还是“写入-不分配”。
实际解决的技术问题: 如何利用指令潜在的执行特征(代码的高复用性),在写入阶段就智能地动态优化缓存分配策略,以提高统一缓存的命中率并防止纯数据写入造成的缓存污染。
无效宣告请求人(攻击方)视角:
请求人会主张权利要求1缺乏创造性,采用 D1 + D4 + D2 + 本领域的公知常识 的组合策略。
请求人会指出:D1 已经公开了利用 TLB/PTE 中的属性来控制缓存分配;而 D4 (段落[0038]) 明确公开了在 TLB/PTE 的标签中可以存储“用户执行(Ux)位和特权执行(Px)位”。同时,D2 (段落[0011]) 已经教导了在发生写入未命中 (write miss) 时动态选择“分配”或“不分配”的策略。
结合公知常识:本领域技术人员均知晓,具有“执行许可”的内存页通常包含可执行代码(如JIT编译器生成的热点代码),这些代码在写入后极大概率会被处理器读取并执行(高度的时间与空间局部性)。因此,将 D4 现成的执行许可位(Px/Ux)作为 D1/D2 动态缓存分配策略的触发条件,属于本领域技术人员合乎逻辑的常规技术选择。
专利权人(防守方)视角:
专利权人将坚决反驳上述组合存在事后诸葛亮(Hindsight)的逻辑缺陷。 首先,D4 中引入 Px/Ux 位的唯一技术动机是为了阻止非法执行(解决跨页指令导致的安全和错误问题,见 D4 [0048]-[0050]),其教导的方向是“访问控制(Access Control)”而非“性能优化(Performance Optimization)”。
其次,D2 的动态分配机制是基于软件指令级别的提示(Allocation policy specifier within a store instruction,见 D2 [0011]),即通过修改汇编指令集(Opcode)来实现。这与目标专利利用硬件底层 TLB 状态进行全透明、自适应判断的机制截然不同。D1、D2、D4 中没有任何技术启示暗示可以将“安全属性(执行许可)”跨界重用于“硬件缓存驱逐/分配策略”的判断。将三者拼凑缺乏合理的结合动机。
如果在后续代理过程中提起无效请求,权利要求1 最薄弱的技术特征集中在特征 G, H, I 的组合上。
尽管没有任何单篇对比文件“毫无异议地公开”将“执行许可”直接映射为“写入未命中分配策略”,但这一特征面临被公知常识(Common General Knowledge, CGK)搭桥击破的巨大风险。
在计算机系统结构领域,JIT(即时编译)机制和动态代码生成是极其成熟的技术。将刚写入内存的数据标记为可执行(Execute Permission = True),本身就是为了让 CPU 马上执行。因此,“对即将执行的代码采取 Write-Allocate 策略以提升 L1 缓存命中率”这一逻辑,极易被专利复审委员会的合议组认定为“所属技术领域技术人员利用常规实验手段即可容易想到的优化方案”。请求人只要能够提供一本经典的《计算机体系结构:量化研究方法》(Hennessy & Patterson)教科书,证明“可执行代码具有强时间局部性,应优先驻留缓存”,即可对该特征的非显而易见性造成致命打击。
针对上述无效风险的分析,您希望我进一步草拟一份针对 D1 和 D4 的《无效宣告请求书》具体说理部分的论述框架,还是重点梳理若作为专利权人在行政诉讼阶段的答辩策略?
根据权利要求1所述的方法,其中与所述写入地址相关联的所述一或多个执行许可是基于与包括所述写入地址的内存页相关联的一或多个执行许可。
根据权利要求1所述的方法,其中产生所述写入请求的产生代理程序的执行许可基于所述产生代理程序的特权等级,且经配置以从所述写入地址执行的消耗代理程序的执行许可是基于所述消耗代理程序的特权等级。
根据权利要求3所述的方法,其中所述产生代理程序及所述消耗代理程序为经配置以存取所述高速缓存的处理器的处理程序。
根据权利要求3所述的方法,其进一步包括在对于所述写入请求存取所述高速缓存之前,确定所述产生代理程序是否具有关于所述写入地址的写入许可。
根据权利要求1所述的方法,其中确定所述写入地址是否具有与其相关联的一或多个执行许可包括:从所述TLB的所述PTE检索所述一或多个许可位。
根据权利要求1所述的方法,其中确定是否在所述高速缓存中进行写入‑分配或写入‑不分配以用于服务所述写入未命中包括重写所述高速缓存的现有写入分配策略。
一种电子设备,其包括: 用于执行根据权利要求1到7中任一项所述的用于管理统一高速缓存的方法的装置。
根据权利要求8所述的电子设备,包括: 统一高速缓存,被配置为存储数据和指令,其中读取许可、写入许可和执行许可与所述统一高速缓存的项相关联,并且其中所述读取许可、所述写入许可和所述执行许可取决于与要存储在所述统一高速缓存中的数据或指令相关联的存储器地址; 存储器管理单元MMU,所述电子设备的特征在于: 所述MMU被配置为基于存储在转换后备缓冲器TLB的页表项PTE中的一或多个许可位,确定所述高速缓存的写入地址是否具有与其相关联的一或多个执行许可,所述TLB的所述PTE包括所述写入地址的地址转换以及与所述写入地址相关联的所述一或多个许可位,所述许可位包括与所述写入地址相关联的、分别与监督员和用户特权等级相关联的监督员执行许可位和用户执行许可位,其中与所述写入地址相关联的执行许可指示存储在所述写入地址处的指令能够被执行;以及所述电子设备包括高速缓存控制器,所述高速缓存控制器被配置为基于所述一或多个执行许可而实施写入‑分配策略或写入‑不分配策略以用于写入请求,其中在对于所述写入请求在所述高速缓存中存在写入未命中的情况下,所述高速缓存控制器被配置为在所述写入地址具有与其相关联的一或多个执行许可的情况下实施写入‑分配策略,并且被配置为在所述写入地址不具有与其相关联的一或多个执行许可的情况下实施写入‑不分配策略。
根据权利要求9所述的电子设备,其中与所述写入地址相关联的所述一或多个执行许可是基于与包括所述写入地址的内存页相关联的一或多个执行许可。
一种非暂时性计算机可读存储媒体,其包括代码,所述代码在由处理器执行时使得所述处理器执行根据权利要求1到7中任一项所述的用于管理统一高速缓存的方法。