非显而易见性评估仅供参考，不构成法律建议。
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对比文件列表
| 编号 | 名称 |
|---|---|
| 0 | 2008-10-16_发明申请_US20080256220A1 Enabling Simultaneous Use of Home Network and Foreign Network by a Multihomed Mobile Node.docx |
| 0 | 2002-03-12_发明专利_JP2002074098A Wastage-detecting system.docx |
| 0 | 2002-10-04_发明专利_JP2002288839A Optical disk reproducing apparatus.docx |
| 0 | 2002-11-05_发明专利_JP3342172B2 Electronic circuit components and a method of manufacturing the same.docx |
| 0 | 2002-11-12_发明授权_US06480037B1 Sense amplifier circuit of semiconductor memory device_+++A_K_O_P_R_c_d_i_j_s+++.docx |
| 0 | 2003-09-19_发明授权_KR100398954B1 멀티웨이 세트 연관 구조의 캐쉬 메모리 및 데이터 판독방법_+++A_C_D_I_J_K_O_P_R_S+++.docx |
| 0 | 2004-07-15_发明申请_US20040136253A1 Latch-type sense amplifier_+++A_B_I_J_M_N_O_P_R_d_k_s+++.docx |
| 0 | 2006-03-30_发明申请_US20060067110A1 SRAM cell with horizontal merged devices_+++A_L_O_P_R_S+++.docx |
| 0 | 2006-07-05_发明专利_JP3794275B2 Optical disk reproducing apparatus.docx |
| 0 | 2008-06-19_发明申请_US20080143390A1 SENSE AMPLIFIER PROVIDING LOW CAPACITANCE WITH REDUCED RESOLUTION TIME_+++A_B_I_M_N_O_P_R_S_j_q+++.docx |
| 0 | 2008-07-09_发明专利_JP4115622B2 Continuous annealing furnace of welding for steel wire.docx |
| 0 | 2002-02-14_发明申请_US20020017927A1 DATA OUTPUT CIRCUIT HAVING FIRST AND SECOND SENSE AMPLIFIERS_+++A_B_C_D_F_G_I_J_K_L_M_N_O_P_R+++.docx |
| 0 | 2009-04-23_发明申请_US20090101041A1 TRANSVERSAL GENERATOR SET AND MODULAR DESIGN FOR REFURBISHMENT OF LOCOMOTIVES.docx |
| 0 | 2009-11-10_发明授权_US07616513B1 Memory device, current sense amplifier, and method of operating the same_+++A_B_I_J_L_O_P_Q_f_m_r_s+++.docx |
| 0 | 2011-12-13_发明授权_US08078753B2 Enabling simultaneous use of home network and foreign network by a multihomed mobile node.docx |
| 0 | 2012-09-20_发明申请_US20120235708A1 Method and System for High Speed Differential Synchronous Sense Amplifier_+++A_B_D_I_J_K_M_N_O_P_R_S_c_q+++.docx |
| 0 | 2013-01-09_发明公开_CN102867542A 半导体装置_+++A_I_J_M_N_O_P_R_s+++.docx |
| 0 | 2013-10-03_发明申请_US20130258794A1 MEMORY DEVICE HAVING CONTROL CIRCUITRY FOR SENSE AMPLIFIER REACTION TIME TRACKING_+++A_I_J_O_P_R_S_m+++.docx |
| 0 | 2015-08-12_发明授权_CN102867542B 半导体装置_+++M_N_O_P_b_i+++.docx |
| 0 | 2015-10-15_发明申请_US20150294697A1 HIGH SPEED DEGLITCH SENSE AMPLIFIER_+++A_I_J_O_P_R_S+++.docx |
| 0 | 无说明书.docx |
| 0 | 1996-04-16_发明授权_US5508644A Sense amplifier for differential voltage detection with low input capacitance_+++ACDIKMNOP_fjr+++.docx |
| 0 | 1986-11-01_发明专利_JPS61246010A Manufacture of mold.docx |
| 0 | 1992-03-18_发明公开_EP0475118A2 Current mirror amplifier circuit and method of driving the same_+++A_B_C_D_E_F_G_I_J_K_L_M_N_O_P_Q_R_h_s+++.docx |
| 0 | 1992-06-03_发明公开_EP0475118A3 Current mirror amplifier circuit and method of driving the same_+++A_B_D_J_K_R_c_e+++.docx |
| 0 | 1992-06-24_发明公开_CN1062246A 差分读出放大器_+++A_I_J_O_P_R_S_f_g_l+++.docx |
| 0 | 1993-04-06_发明授权_US5200710A Current mirror amplifier circuit and method of driving the same_+++A_B_C_D_E_I_J_K_N_m_r+++.docx |
| 0 | 1993-08-12_发明专利_JPH0554405B2 JPH0554405B2 -.docx |
| 0 | 1993-11-22_发明专利_JPH05309379A Water-purifier tank.docx |
| 0 | 1995-03-20_发明公开_KR1019950005171A 명일엽의 종자를 가공한 분말차 및 그 제조 방법.docx |
| 0 | 1995-05-19_发明授权_KR1019950005171B1 전류 미러 증폭회로 및 그의 구동 방법.docx |
| 0 | 1995-10-31_发明专利_JPH07288297A Electronic circuit part and manufacture therefor.docx |
| 0 | 1986-08-22_发明专利_JPS61189217A Direct tablet aid.docx |
| 0 | 1996-10-22_发明公开_KR1019960033885A 차량용 시트현가장치.docx |
| 0 | 1997-10-03_发明专利_JPH09258449A Photosensitive resin composition.docx |
| 0 | 1998-12-29_发明授权_US5854562A Sense amplifier circuit_+++A_D_I_J_K_O_P_R_S_b_c_e+++.docx |
| 0 | 2000-04-04_发明授权_US6046949A Semiconductor integrated circuit_+++A_i_p_s+++.docx |
| 0 | 2000-08-22_发明授权_US6108258A Sense amplifier for high-speed integrated circuit memory device_+++A_C_D_I_J_K_O_P_R_s+++.docx |
| 0 | 2000-09-29_发明专利_JP2000268578A Semiconductor integrated circuit device_+++A_B_D_I_J_M_N_O_P_c_k_q_r_s+++.docx |
| 0 | 2001-02-21_发明授权_CN1062246C 刚玉微孔陶瓷填料.docx |
| 0 | 2001-03-30_发明专利_JP2001084775A Semiconductor device and semiconductor memory_+++M_S_a_b_i_o_p_r+++.docx |
| 0 | 2001-08-28_发明授权_US06282133B1 Semiconductor memory device having a delay circuit for generating a read timing_+++A_B_M_R_S_i_o+++.docx |
权利要求1
一种读出放大器，包括： 晶体管的差分对，被配置为响应于位线对之间的电压差来引导电流，其中每个差分对晶体管包括输出端子； 延迟电路，被配置为延迟读出使能信号以提供延迟的读出使能信号； 与晶体管的所述差分对相对应的成对的第一上拉晶体管，每个第一上拉晶体管耦合在对应的差分对晶体管的所述输出端子与电源节点之间，其中每个第一上拉晶体管被配置为响应于所述延迟的读出使能信号的确立而关断；以及与晶体管的所述差分对相对应的成对的第二上拉晶体管，每个第二上拉晶体管耦合在对应的差分对晶体管的所述输出端子与所述电源节点之间，其中每个第二上拉晶体管被配置为总是接通，并且其中每个第一上拉晶体管的大小大于每个第二上拉晶体管的大小。
你好！作为一名经验丰富的专利代理师，我非常乐意为您提供专业的专利侵权/确权比对分析。
针对您的需求，我仔细阅读了目标专利说明书（具有脉冲控制的读出放大器，CN107533855B）以及对比文件 D1（公开号：EP0475118A2）。
结论摘要
对比文件 D1（EP0475118A2）既没有单独毫无疑义地公开，也没有实质公开目标专利权利要求1中的技术特征H。 目标专利中的技术特征H包含了两个核心维度的限定：1）第二上拉晶体管的工作状态（总是接通）；2）第一、第二上拉晶体管之间的尺寸大小关系（第一大于第二）。D1在差分对输出端既没有教导“总是接通”的第二上拉晶体管，也完全没有公开两类晶体管之间的尺寸大小关系。
特征比对表格
为了直观展示，以下是技术特征H与对比文件D1的详细特征比对表：
| 目标专利权利要求1特征 | 目标专利说明书对应解释 | 对比文件 D1 (EP0475118A2) 相关公开内容 | 比对结论 |
| 技术特征H：其中每个第二上拉晶体管被配置为总是接通... | 说明书[0023]：第二上拉晶体管P3”的栅极被接地以使得它用作总是接通上拉晶体管...第二上拉晶体管P4”的栅极被接地以使得它处于总是接通配置。 | 未公开。 D1中与第一上拉晶体管（T11, T12）并联的是电流镜晶体管（T4, T5）。根据D1原文[0030]，T4和T5只有在节点B电位下降到阈值电压时才导通，并非“总是接通”。D1中唯一提到“总是接通”的是限幅电路23中的晶体管Tr1和Tr2（原文[0046]），但这并非位于差分对的输出端子。 | 未公开 |
| 技术特征H：...并且其中每个第一上拉晶体管的大小大于每个第二上拉晶体管的大小。 | 说明书[0023]：第一上拉晶体管P3'和P4'可以被确定大小以便是相对强的...第二上拉晶体管P3”和P4”被确定大小以便相对弱的。[0024]：这种相对强的上拉防止毛刺。 | 未公开。 D1全文没有公开任何关于旁路晶体管（T11, T12）与电流镜晶体管（T4, T5）或任何其他上拉晶体管之间的相对尺寸（Size/Width）、强度（Strength）关系的教导。 | 未公开 |
详细比对分析过程
为了得出上述结论，我们紧密结合对比文件D1的原文进行深度剖析：
1. 关于“第二上拉晶体管总是接通”的分析
目标专利中，特征H限定了第二上拉晶体管是**“总是接通”**的（例如栅极接地），其作用是在读出使能信号确立的初始阶段，配合强的第一上拉晶体管防止毛刺；并在第一上拉晶体管关断后，提供一个较弱的上拉力以允许差分信号快速形成。
-
D1中的对应结构定位：在D1的实施例中（如FIG. 4），存在对应于“第一上拉晶体管”的结构，即旁路电路部分的PMOS晶体管 T11 和 T12。它们受延迟的控制信号 $\phi 1$ 控制而关断（原文[0025]："A control signal $\phi 1$ ... is applied to gates of the PMOS transistors T11 and T12"）。
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D1中并联的其他晶体管状态：与T11、T12并联的分别是构成电流镜的PMOS晶体管 T4 和 T5。然而，T4和T5**绝对不是“总是接通”**的。D1原文 [0030] 明确指出：“When the potential at the node B becomes a voltage which is the threshold voltage Vth lower than the power source voltage Vcc, the PMOS transistors T4 and T5 of the current mirror circuit part turn ON.”（当节点B的电位变成比电源电压Vcc低阈值电压Vth的电压时，电流镜电路部分的PMOS晶体管T4和T5导通）。这证明了T4/T5是受节点电位控制的动态开关，不符合“总是接通”的限定。
-
排查D1中的其他“总是接通”元件：D1中确实出现过“always ... turned-ON”的表述。在原文 [0046] 中提到：“Each of the transistors Tr1 and Tr2 has a gate and a source connected with each other and is maintained always at the turned-ON state.”（晶体管Tr1和Tr2中的每一个的栅极和源极相互连接，并始终保持在导通状态）。但是，这部分描述的是限幅电路（Limiter circuit 23），它们连接在电源和位线（BL, $\overline{BL}$）之间，而不是耦合在“差分对晶体管的输出端子与电源节点之间”。因此，位置和功能完全不对应。
2. 关于“第一上拉晶体管大小大于第二上拉晶体管”的分析
目标专利通过“大尺寸（强）的第一上拉”来抑制初始毛刺，通过“小尺寸（弱）的第二上拉”来保证第一上拉关断后差分信号能顺利翻转。这是解决“高速读取”与“防毛刺”矛盾的核心设计。
-
D1的完全缺失：通读D1全文，其核心发明点在于通过延迟信号控制旁路晶体管（T11, T12）来提前建立电流路径以加速放大（原文[0031]），但D1没有任何一处文字或附图提及旁路晶体管（T11, T12）与电流镜晶体管（T4, T5）在物理尺寸（Size）、沟道宽度（Width）或驱动能力（Strength）上的比较。本领域技术人员无法从D1中“毫无疑义”地推导出T11必须大于或小于T4。
总结
基于上述严格的原文比对，对比文件D1缺乏构建技术特征H的结构基础和尺寸限定。因此，D1无法破坏包含技术特征H的权利要求1的新颖性，且在没有其他对比文件结合的情况下，也难以单独破坏其创造性。
请问您是否需要我进一步协助：基于这一分析结论，为您起草针对审查意见的答复（OA Response）草案，或者继续分析该权利要求的其他技术特征？
权利要求2
根据权利要求1所述的读出放大器，进一步包括： 电流源晶体管，被配置为响应于所述读出使能信号的确立来生成所述电流。
权利要求3
根据权利要求2所述的读出放大器，其中所述电流源晶体管耦合在每个差分对晶体管的第二端子与接地之间。
权利要求4
根据权利要求1所述的读出放大器，其中所述成对的第一上拉晶体管包括成对的PMOS第一上拉晶体管。
权利要求5
根据权利要求1所述的读出放大器，其中所述成对的第二上拉晶体管包括成对的PMOS第二上拉晶体管，并且其中每个PMOS第二上拉晶体管的栅极耦合到接地。
权利要求6
根据权利要求1所述的读出放大器，其中所述延迟电路包括串联反相器链。
权利要求7
根据权利要求6所述的读出放大器，其中所述串联反相器链包括偶数数目的反相器。
权利要求8
根据权利要求1所述的读出放大器，进一步包括： 与晶体管的所述差分对相对应的成对的交叉耦合晶体管，其中每个交叉耦合晶体管耦合在所述电源节点与对应的差分对晶体管的所述输出端子之间。
权利要求9
根据权利要求8所述的读出放大器，其中每个交叉耦合晶体管的栅极耦合到所述差分对晶体管的与所述交叉耦合晶体管中的剩余一个晶体管相对应的输出端子。
权利要求10
根据权利要求2所述的读出放大器，其中所述延迟电路被配置为将所述读出使能信号延迟一个延迟，所述一个延迟等于所述读出使能信号在其期间被确立的确立时段的分数。
权利要求11
根据权利要求1所述的读出放大器，其中所述差分对晶体管中的第一晶体管的栅极耦合到位线，并且其中所述差分对晶体管中的剩余第二晶体管的栅极耦合到互补位线。
权利要求12
根据权利要求11所述的读出放大器，其中所述位线和所述互补位线两者是SRAM位线。
权利要求13
一种用于操作读出放大器的方法，包括： 响应于读出使能信号的确立生成电流； 响应于差分位线电压来引导所述电流通过晶体管的差分对； 延迟所述读出使能信号以产生延迟的读出使能信号； 响应于所述延迟的读出使能信号的确立，切断被配置为向晶体管的所述差分对的输出端子对充电的成对的第一上拉晶体管；以及通过成对的总是接通的第二上拉晶体管向所述输出端子对充电，其中每个第一上拉晶体管的大小大于每个第二上拉晶体管的大小。
权利要求14
根据权利要求13所述的方法，其中延迟所述读出使能信号包括：将所述读出使能信号延迟一个延迟，所述一个延迟等于所述读出使能信号在其期间被确立的确立时段的分数。
权利要求15
一种读出放大器，包括： 用于响应于位线对之间的差分电压来形成输出端子对之间的差分输出电压的部件； 延迟电路，被配置为延迟读出使能信号以提供延迟的读出使能信号； 与所述输出端子对相对应的成对的第一上拉晶体管，每个第一上拉晶体管耦合在对应的输出端子与电源节点之间，其中每个第一上拉晶体管被配置为响应于所述延迟的读出使能信号的确立而关断；以及与所述输出端子对相对应的成对的第二上拉晶体管，每个第二上拉晶体管耦合在对应的输出端子与所述电源节点之间，其中每个第二上拉晶体管被配置为总是接通，并且其中每个第一上拉晶体管的大小大于每个第二上拉晶体管的大小。
权利要求16
根据权利要求15所述的读出放大器，其中所述延迟电路包括串联反相器链。