你好！作为一名经验丰富的专利代理师，我非常乐意为您提供这份详尽的专利权利要求分析。

在进行侵权比对或无效宣告请求的创造性分析时，最核心的步骤是准确理解目标专利的发明构思，并将其技术特征与现有技术（对比文件）进行严谨的“咬文嚼字”式比对。

以下是针对您提供的目标专利说明书、权利要求1以及8篇对比文件的详细分析。

一、 结合说明书对权利要求1的深度解读

结合目标专利说明书（CN107111577B），权利要求1旨在解决双处理器系统共享同一存储器（如Flash）进行指令获取和数据存取时产生的读写冲突问题。

在诸如全球导航卫星系统（GNSS）等实时性要求极高的场景中，如果控制处理器在向公共存储器写入数据时，另一处理器（跟踪处理器）同时尝试从该存储器获取指令或读取数据，会导致存储器冲突，进而引发信号失锁等严重后果。

权利要求1的解题思路（核心发明构思）：

1. 数据归口：非控制处理器（第一处理器，如DSP）不直接写存储器，而是将数据发给控制处理器（第二处理器，如RISC）（特征C）。

2. 绝对独占：为了保证写入时不被任何因素打断（因为两者都在同一个存储器里取指），第二处理器必须暂停/禁用第一处理器的操作（特征D），同时禁用第二处理器自身的中断（特征E）。

3. 安全写入与恢复：在绝对独占的安全环境下完成写入（特征F）后，依次恢复第二处理器的中断（特征G）和第一处理器的操作（特征H）。

二、 对比文件特征公开情况比对

为清晰起见，将权利要求1分解为A至H共8个技术特征。以下为各对比文件（以同族或内容相近的文件合并分析）的详细出处及公开情况。

1. D1 (EP0132157A2) / D2 (EP0132157B1)

• 实质公开的技术特征：A, C, D, F, H

• 详细出处与分析：

  • 特征A：D2原文 "[0008] Each processor shares the same memory space..." 实质公开了两个处理器共享存储器。

  • 特征C：D2原文 "[0074] If AP 106 executed an out instruction... All information needed by HP 101 to complete whatever I/O process AP 106 was performing... is retained by AP 106 in... the 'context block'." HP101从AP106的上下文块中获取要处理的数据，实质公开了第二处理器从第一处理器处接收数据。

  • 特征D：D2原文 "[0074] ...the done bit will be set high, and AP 106 will be held at that point." AP106被挂起（held），实质公开了由第二处理器（HP101所在系统）禁用第一处理器（AP106）的操作。

  • 特征F：D2原文 "[0074] HP 101 then performs the I/O operation..." 实质公开了HP101执行存储/IO操作。

  • 特征H：D2原文 "[0074] ...and, if required, restarts AP 106." 实质公开了启用第一处理器。

  • 未公开特征：B（明确共同取指）、E和G（HP101是否明确禁用及启用自身中断未在对应段落中公开）。

2. D3 (EP0871307A2) / D6 (US6012121A)

• 实质公开的技术特征：无

• 详细出处与分析： 这两篇文件主要涉及多处理器分布式系统中通过消息传递接口（MPI）对网络适配器中断的灵活控制（如切换轮询模式与中断模式），以减少CPU处理中断的开销。其解决的问题和技术手段均不涉及共享同一存储器取指和防冲突禁用机制。

3. D4 (US5845130A)

• 实质公开的技术特征：A, F

• 详细出处与分析： D4通过一个硬件“邮箱流量控制器（Traffic controller）”来解决共享内存争用。处理器读控制器，如果是0则写入自己ID以获得控制权，另一个处理器只能等待。它没有公开“一个处理器挂起另一个处理器”及“传递数据代写”的机制。

4. D5 (US5918248A)

• 实质公开的技术特征：A, F

• 详细出处与分析： D5涉及通过硬件标签（Tag memory）实现的共享内存数据所有权（Ownership）及回滚（Rollback）机制，避免并发修改。不涉及暂停对方处理器及自身中断。

5. D7 (JP2001216284A)

• 实质公开的技术特征：A(部分), F

• 详细出处与分析：

  • D7背景技术中提到了类似特征C的做法（图8：CPU2将数据发给CPU1，由CPU1写入EEPROM），但D7的发明目的恰恰是为了克服这种做法造成的通信量大的问题，改由各CPU直接查看通用端口电平，空闲时自己直接写。

  • D7通过软件逻辑避让（端口电平L/H），并没有硬件级别或系统级别“禁用对方处理器操作”（特征D）的动作，更没有提到共同从该EEPROM获取指令（特征B）。

6. D8 (US6393590B1)

• 实质公开的技术特征：无

• 详细出处与分析： D8涉及多处理器系统的看门狗定时器（Watchdog Timer）和健全定时器（Sanity Timer）复位及故障恢复，与本专利内存读写防冲突无关。

三、 技术特征比对总表

四、 最接近的对比文件（CPA）分析

在创造性分析中，选择最接近的对比文件（CPA）通常需要基于所解决的技术问题、技术领域以及揭示的技术特征数量来综合判断。

1. 最佳 CPA 候选：D1或D2 (EP0132157B1)

• 整体解决的技术问题： D2解决的是双处理器架构下共享相同内存空间的访问冲突与控制权问题，确保只有一个处理器处于激活并控制总线的状态。

• 技术效果： 通过主处理器（HP）挂起（Hold）附加处理器（AP）来接管I/O及内存操作，完成后再唤醒AP，这与目标专利中第二处理器禁用第一处理器的核心思路在系统架构和控制时序上具有高度的相似性。

• 适合原因： D2已经实质公开了核心动作流（接收数据 -> 挂起P1 -> P2操作 -> 唤醒P1）。目标专利相对于D2的区别主要在于将这种挂起机制具体应用到了“共同取指和数据存储的Flash”防冲突上，并补充了嵌入式编程中常见的“进临界区关自身中断（特征E、G）”的常规技术手段。将D2作为CPA，能够为后续引入公知常识或结合其他对比文件提供最坚实的基础。

2. 次佳 CPA 候选：D7 (JP2001216284A) 的背景技术部分

• 整体解决的技术问题： D7本身虽然是为了避免CPU间通信，但其引用的**图8（背景技术）**明确指向了多处理器共享单片非易失性存储器（EEPROM）时，为了防冲突，采用“一个CPU将数据发给另一个代理CPU代为写入”的机制。

• 技术效果： 避免了两个CPU同时操作EEPROM引发的逻辑混乱。

• 适合原因： 如果将其图8作为现有技术起点，它公开了特征C（数据代传）和F（统一写入）。审查员或无效请求人可以基于此，提出为了防止代理CPU在写入时被打断或与另一CPU产生取指冲突，引入所属领域常规的“关闭中断”和“挂起对方”的操作是显而易见的。

总结结论：

在进行创造性无效攻击时，首选 D2 (EP0132157B1) 作为最接近的对比文件，因为其在硬件级别的“挂起/接管/恢复”逻辑与本专利最为贴合。其次，可将 D7 的背景技术 作为第二条攻击路径的起点，结合公知常识进行组合评述。

希望以上梳理对您的案件有所帮助。您接下来是希望我基于 D2 帮您起草一份无效宣告请求书的创造性说理部分，还是需要对本专利的从属权利要求做进一步的比对分析？

针对目标专利（CN107111577B）权利要求1的技术方案，其核心在于解决双处理器架构下，当两个处理器共用同一存储器获取指令和数据时，如何避免数据写入与指令读取之间的总线冲突。以下紧密结合对比文件的原文，对各技术特征的公开情况进行详细比对，并从解决的技术问题与技术效果角度，深度剖析最接近的对比文件。

一、 权利要求1技术特征比对分析

权利要求1的核心步骤在于：共用指令存储器 -> 处理器间数据传递 -> 禁用第一处理器 -> 禁用第二处理器（自身）中断 -> 写入数据 -> 恢复中断 -> 恢复第一处理器。

以下表格详细列出了该权利要求各技术特征在最相关的对比文件（尤其是D1、D2、D3、D8）中的公开情况及原文出处：

二、 最接近的对比文件（CPA）分析

在评估哪篇对比文件适合作为最接近的现有技术时，核心在于考察其解决的技术问题与产生的技术效果是否与目标专利最为契合。

目标专利解决的技术问题：在双处理器（如GNSS跟踪处理器与通用处理器）架构下，当两者同时依赖同一个外部存储器（如闪存）获取执行指令时，如何控制存储器访问权限，防止非控制处理器在控制处理器执行写入/擦除耗时操作时争夺总线，从而避免指令读取失败、系统崩溃或严格时序任务（如卫星信号锁相环）失锁。

目标专利的技术效果：通过“一方移交数据 -> 控制方挂起另一方 -> 控制方屏蔽中断确保原子写入 -> 写完恢复”的严密逻辑锁机制，实现了内存的无冲突写入及系统的高稳定性。

基于上述考量，在上述对比文件中，D1 (WO2004003759A1) 和 D3 (JP2006323617A) 最适合在创造性分析过程中作为最接近的对比文件，具体分析如下：

1. 首选最接近的对比文件：D1 (WO2004003759A1)

• 适用理由：D1 的技术背景为无线通信设备（移动通信），其硬件架构与目标专利高度一致——均包含两个需要高频协同工作的处理器（D1中的通信基带处理器与应用处理器，目标专利中的GNSS跟踪处理器与通用处理器）。在底层通信基带处理和GNSS信号跟踪中，对微秒级实时性和同步锁定的要求极为苛刻。D1 明确探讨了“双处理器在受限空间/成本下共享包含代码和数据的存储子系统时，如何进行仲裁以避免冲突”这一技术问题，与目标专利的技术初衷如出一辙。

• 作为最接近对比文件的优势：D1 覆盖了目标专利的硬件基础（特征A、B），并公开了防止总线死锁的关键机制——即利用 WAIT/READY 信号挂起/禁用另一处理器的操作（特征D），并在完成自身访问后恢复对方（特征H）。

• 创造性评价路径：若以 D1 为最接近的对比文件，权利要求1的主要区别技术特征在于“特征C（非控制方把数据发给控制方代为写入）”和“特征E、G（控制方禁用/启用自身中断）”。在撰写创造性评述时，可以引入 D3（明确公开了Slave CPU将数据发给Master CPU代写的机制）作为结合对比文件，并利用本领域公知常识（在嵌入式系统中，执行Flash擦写等关键时序代码段时，暂时关闭全局中断以保证操作的原子性是极为常规的技术手段）来论证其不具备创造性。

2. 备选最接近的对比文件：D3 (JP2006323617A)

• 适用理由：如果重点攻击目标专利中“代理写入（第一处理器传给第二处理器，由第二处理器统筹写入）”这一业务逻辑，D3 是极佳的选择。D3 专门解决多CPU架构下集中管理存储器的问题，明确指出了为了避免冲突，指定 Master CPU 统一管理 EEPROM，Slave CPU 必须通过 DMA 将写入请求和数据交由 Master CPU 处理。

• 作为最接近对比文件的优势：D3 毫无异议地公开了核心的数据流转机制（特征C、F）。

• 局限与突破：D3 中的 EEPROM 主要是存放数据的，而非存放可执行指令（特征A、B缺失）。若以此作为起点，需要将 D1 作为辅助对比文件，论证当本领域技术人员为了降低硬件成本，将纯数据 EEPROM 替换为代码与数据混合存放的闪存/SRAM 时，必然会面临指令获取冲突的问题，从而有动机采用 D1 中强制挂起另一处理器（特征D）及屏蔽中断的常规手段来解决该冲突。

总结

在实际的专利无效或防御策略制定中，D1 (WO2004003759A1) 因其在双处理器共用指令/数据存储器并涉及底层通信时序仲裁这一整体技术场景和解决的技术问题上与目标专利最为贴近，是最适合作为最接近的对比文件的文献。

你好！作为一名经验丰富的专利代理师，我非常乐意为你进行这项详尽的技术特征比对与创造性分析工作。

在进行专利的有效性（无效）或侵权（FTO）分析时，理清权利要求的技术特征与对比文件的对应关系是核心步骤。结合你提供的目标专利说明书（CN107111577B）和各对比文件，我将权利要求1分解为前序部分和A-H个特征，并逐一进行了深度比对。

一、 权利要求技术特征分解

为了使比对更加清晰，我们将权利要求1拆解为以下技术特征单元：

• 特征 Pre：一种用于控制由包括第一处理器和第二处理器的系统对于存储器的存取的方法，

• 特征 A：其中，所述存储器被用作两个处理器针对指令和数据的公共存储器，

• 特征 B：并且两个处理器从所述存储器获取它们的指令，

• 特征 C：在所述第二处理器处从所述第一处理器接收将存储到所述存储器的数据，

• 特征 D：由所述第二处理器禁用所述第一处理器的操作，

• 特征 E：禁用所述第二处理器的中断，

• 特征 F：由所述第二处理器将所述数据存储到所述存储器，

• 特征 G：启用所述第二处理器的中断，

• 特征 H：以及启用所述第一处理器。

二、 对比文件特征公开情况比对表

下面是各对比文件对权利要求1技术特征的公开情况总结（“√”表示明确公开或实质公开，“P”表示部分相关或公开了上位概念，“-”表示未公开）。

注：D2与D3、D6与D8互为同族或内容高度相似，在此合并评价以提升分析效率。

三、 对比文件详细出处及公开内容分析

1. D7 (EP3227782A1)：全面且毫无异议地公开了权利要求1（构成X篇）

D7 实际上是目标专利说明书的同族申请（欧洲版本），它字面且实质性地公开了权利要求1的所有技术特征。

• 特征 Pre、A、B：D7在段落 [0022] 中明确记载：“this data is stored to the same external flash memory from which both the processors are fetching their instructions.”（数据存储在两个处理器均从中获取指令的同一外部闪存中）。

• 特征 C：D7在段落 [0027] 中指出：“Data generated by the tracking processor is first transferred to the general processor.”（跟踪处理器生成的数据首先传送到通用处理器）。在此，跟踪处理器对应第一处理器，通用处理器对应第二处理器。

• 特征 D：段落 [0028] 记载：“At step 22 the tracking processor is disabled... turning the processor off...”（在步骤22处，禁用跟踪处理器...包括关闭该处理器...）。

• 特征 E、F：段落 [0029] 记载：“the general processor writes the data to the flash memory... by disabling all interrupts in the general processor before commencing the write operation”（通用处理器将数据写入闪存...通过在开始写操作之前禁用通用处理器中的所有中断）。

• 特征 G、H：段落 [0029]-[0030] 记载：“and then re-enabling them after completion... the general processor then enables the tracking processor at step 26.”（完成后重新启用它们...通用处理器随后在步骤26处启用跟踪处理器）。

2. D4 (US8438237B2)：实质公开了共享存储架构与握手控制

• 特征 Pre、F：D4的段落 [0036] 公开了主机处理器（Host processor 2）和数字信号处理器（DSP 4）连接到存储设备接口5以访问存储设备3。

• 特征 C、D、H（部分公开/替代方案）：D4段落 [0039] 记载了DSP（第一处理器）通过发送信号给主机（第二处理器）请求访问。主机可以发出信号指示DSP“等待（wait）”或“停止访问（cease accessing）”（段落 [0044]），这实质上实现了对另一处理器操作的“挂起”或“禁用”，并在完成后释放。但D4采用的是信号握手（Signaling）而非直接在硬件层级“禁用”操作和中断。

3. D1 (CN101114271B)：实质公开了双处理器的数据交互与存储器共享

• 特征 Pre、A、C：D1段落 [0045] 公开了第一处理器10和第二处理器12，以及可由两者共同访问的共享存储区（DRAM 17）。段落 [0081] 记载了MODEM（第一处理器）将数据写入共享存储区或邮箱，交由AP（第二处理器）读取和处理。

• 未公开特征：D1没有明确说明这两个处理器是否都在该共享存储器中“获取指令”（特征B），也没有采用“完全禁用另一处理器及自身中断”的强占有方式，而是通过“控制权（标志位）”的转移来避免冲突。

4. D2/D3、D5、D6/D8：实质公开了中断的禁用与启用控制

• 这些文件主要解决中断带来的处理器开销问题。例如 D3 (CN102622316A) 在段落 [0020] 中记载了通过“屏蔽或者不屏蔽（若干）中断比特”来控制控制器是否对传递硬件产生的中断做出响应（对应特征E和G）。D6/D8 的段落 [0024] 记载了为了让处理器专用于某项任务，“Interrupt commands... are disabled”（禁用中断命令）。这证明了在存储或高优先级处理时“禁用/启用中断”是本领域的惯用技术手段。

四、 最接近的对比文件（CPA）评估

在进行创造性（Inventive Step）分析时，选择最接近的对比文件需要综合考量技术领域、解决的整体技术问题以及达到的技术效果。

首选 CPA：D7 (EP3227782A1)

• 匹配度：★★★★★

• 理由：D7 与目标专利属于完全相同的技术领域（GNSS双处理器系统），解决了完全相同的基础技术问题（如何避免双处理器在同一闪存中读取指令和读写数据时发生总线冲突），并且达到了完全相同的技术效果（防止失去卫星锁定、实现平滑的数据写入而不被中断）。D7 涵盖了权利要求1的所有特征，在无效宣告程序中可以直接作为破坏新颖性的 X 类文件使用。

备选 CPA：D4 (US8438237B2)

• 匹配度：★★★★☆

• 理由：如果因优先权、申请日等程序问题导致 D7 无法作为现有技术使用（例如同族申请不构成现有技术），那么 D4 是最具资格的 CPA。

  • 解决的技术问题：D4 同样致力于解决双处理器（移动设备中的 Host 和 DSP）共享同一个存储设备时可能产生的访问冲突问题。

  • 区别技术特征：权利要求1相对于 D4 的主要区别在于具体解决冲突的手段——权利要求1采用的是由第二处理器强制禁用第一处理器并禁用自身中断（特征D、E、G、H），而 D4 采用的是处理器间的信号握手与协商（Tri-state 挂起）。

  • 创造性攻击路径：可以从 D4 出发，结合 D2/D3 或 D6/D8 中关于“在执行关键数据传输时禁用系统中断以防止打断”的教导，论证将信号握手替换为更绝对的“中断禁用与处理器禁用”是本领域技术人员为了追求极致系统稳定性（如防止 GNSS 掉锁）而容易想到的显而易见的技术替换。

希望这份详尽的特征比对和 CPA 分析能为你的专利案件策略提供坚实的基础。如果你需要我进一步针对 D4 结合 D3 撰写一份严谨的“创造性评述（三步法分析）”草案，或者有其他特定的重点需要深入，请随时告诉我！需要我开始起草创造性评述意见吗？

这件案子的权利要求1涉及多处理器系统在共享存储器存取时的冲突解决机制，核心逻辑在于**“数据接收 -> 暂停对方操作 -> 屏蔽自身中断 -> 写入数据 -> 恢复自身中断 -> 恢复对方操作”**这一套保证临界区写入原子性的时序动作。

结合你提供的10篇对比文件全文，我为你进行了详细的技术特征拆解与对比分析。

权利要求1 技术特征拆解

为了便于比对，我们将权利要求1拆解为以下特征：

• 特征A：所述存储器被用作两个处理器针对指令和数据的公共存储器。

• 特征B：并且两个处理器从所述存储器获取它们的指令。

• 特征C：在所述第二处理器处从所述第一处理器接收将存储到所述存储器的数据。

• 特征D：由所述第二处理器禁用所述第一处理器的操作。

• 特征E：禁用所述第二处理器的中断。

• 特征F：由所述第二处理器将所述数据存储到所述存储器。

• 特征G：启用所述第二处理器的中断。

• 特征H：启用所述第一处理器。

技术特征比对表格

(注：D1、D4、D6、D7、D9虽涉及多处理器或中断管理，但与本权利要求的核心时序逻辑对应性较弱，故未在主表中列出)

对比文件原文对应与详细分析

1. D2 (WO2004003759A1) - 覆盖度最高的对比文件

• 特征A/B：[0021]-[0022]段落公开了基带处理器和应用处理器共享存储子系统（volatile and non-volatile memories），且明确指出“boot code and other resident software would reside in the non-volatile memory... downloaded application(s) would run from volatile memory”，实质公开了两个处理器均从该共享存储器中获取指令和数据。

• 特征C：[0028]-[0031]段落公开了两个处理器之间通过双向通信缓冲区（communications buffer）进行通信，传递数据和消息。

• 特征D与H：[0043]段落明确记载：“application processor... will assert the WAIT signal to the baseband processor, or de-assert the READY signal... These signals would stall the baseband processor while the application processor completes its access.”（应用处理器向基带处理器断言WAIT信号或取消READY信号，以暂停基带处理器的操作，并在访问完成后恢复），实质公开了禁用及启用第一处理器的操作。

2. D5 (US20110179311A1) - 提供了“禁用屏蔽”的时序思路

• 特征D与H：[0048]与[0086]段落详细公开了“Quiesce Mode”（静默模式）。当Monarch处理器需要操作时，“blocks any new transactions from other processor cores”（阻断其他内核的事务），完成后进行“De-Quiesce”恢复。

• 特征E与G：[0021]段落提到在执行SMI任务时，为了保证操作的原子性，“interrupt mechanism disabled to avoid interrupt handler switching overhead”（禁用中断机制以避免上下文切换开销）。

3. D8 (US8438237B2) - 提供了处理器间协作交互的补充

• [0036]-[0039]段落公开了DSP（第一处理器）和Host（第二处理器）共享存储设备，通过互相发送信号来请求、移交和释放访问权（特征C的完美体现），但它采用的是协商机制，而非权利要求1中的“直接禁用/暂停”对方。

最接近的对比文件 (Closest Prior Art) 分析

从整体解决的技术问题以及技术效果角度来看，D2 (WO2004003759A1) 最适合作为最接近的对比文件。

• 技术问题契合度：目标专利旨在解决双处理器系统中，公共存储器在进行数据写入时，如何避免与另一个处理器的指令获取发生冲突。D2同样致力于解决无线设备中基带处理器与应用处理器共享存储架构时的总线竞争与访问冲突问题（见D2的[0020]-[0021]）。

• 技术效果契合度：D2利用硬件信号（WAIT/READY）强行暂停（stall）另一处理器的总线操作，以保证当前处理器独占总线完成读写。这与目标专利中“禁用第一处理器操作以确保第二处理器安全存取”的技术逻辑与实现效果高度一致。

创造性无效分析 (组合策略)

权利要求1是可以被无效的。 我们可以采用 “D2 + 领域公知常识” 或 “D2 + D10” 的组合来破坏其创造性。

1. 区别技术特征：以D2为最接近的对比文件，权利要求1的区别技术特征仅在于特征E（禁用第二处理器的中断）和特征G（启用第二处理器的中断）。

2. 解决的客观技术问题：如何确保第二处理器在向共享存储器写入数据时操作的原子性（Atomicity），防止其被自身的中断（如定时器中断或其他外设中断）打断而导致写入失败或系统死锁。

3. 结合启示（公知常识/D10）：

   • 在嵌入式系统和多处理器底层驱动开发中，对共享资源（如Flash存储器）进行临界区（Critical Section）写入时，**“关本地中断 -> 执行写入 -> 开本地中断”**是本领域技术人员解决并发和抢占问题的标准且惯用的公知常识。

   • 如果审查员对公知常识提出质疑，可以引入 D10 (US20130339710A1) 作为辅助。D10的[0021]段落明确给出了技术启示：“The processors dedicated to the task may have their interrupt mechanism disabled to avoid interrupt handler switching overhead”（专用处理器可以禁用其中断机制，以避免中断处理程序的切换开销），这为“通过屏蔽自身中断来保证特定任务（如独占写入）不被打断”提供了直接的文献支持。

4. 结论：本领域技术人员在面对D2中“暂停基带处理器以由应用处理器执行存储”的方案时，为了防止应用处理器自身在写入过程中被中断打断，很容易想到运用公知常识（或结合D10的启示）在写入前后增加关闭和开启中断的操作，从而得出权利要求1的方案，因此权利要求1不具备创造性。

这套证据链在无效宣告请求中非常扎实。你是否需要我直接以此逻辑框架，为你草拟一份针对权利要求1的《无效宣告请求书》中“创造性具体意见”部分的初稿？

这是一份为您量身定制的无效宣告请求书“创造性具体意见”部分的撰写草案。本草案严格遵循《专利审查指南》中“三步法”的逻辑框架，结合您提供的对比文件原文，构建了严密的无效证据链。

关于权利要求1不具备创造性的详细意见 (D2 + D10 组合)

主张：权利要求1相对于对比文件2（D2）与对比文件10（D10）的结合，以及本领域公知常识，不具备突出的实质性特点和显著的进步，因而不具备《专利法》第22条第3款规定的创造性。

一、 确定最接近的现有技术及D2的公开性论述

对比文件2（D2：WO2004003759A1）公开了一种用于无线应用的应用处理器和存储器架构，其解决的技术问题与本专利高度一致，即在双处理器（基带处理器和应用处理器）共享存储器时，如何避免存取冲突。D2作为最接近的现有技术，已经实质公开了权利要求1的绝大部分技术特征：

• 公开特征A与B（共享指令与数据）：D2说明书第[0021]段记载了“resident software would reside in the non-volatile memory... downloaded application(s) would run from volatile memory”，第[0022]段提及基带处理器与这些存储器相连。这表明基带处理器（第一处理器）和应用处理器（第二处理器）均从该共享存储器中获取指令和数据。

• 公开特征C（处理器间传递数据）：D2说明书第[0028]、[0031]等段落公开了在基带处理器和应用处理器之间建立双工通信，使用“communications buffers”（通信缓冲区）和“semaphores”（信号量）进行消息和数据的传递（write a message... reading/writing their respective semaphores）。这实质公开了在第二处理器处从第一处理器接收将存储到存储器的数据。

• 公开特征D、F与H（禁用对方、存储数据及恢复对方）：这是权利要求1的核心交互逻辑。D2说明书第[0043]段明确记载了：“when the application processor is accessing the memory sub-system and the baseband processor initiates an access... the application processor... will assert the WAIT signal to the baseband processor, or de-assert the READY signal... These signals would stall the baseband processor while the application processor completes its access.”（当应用处理器访问存储器子系统而基带处理器发起访问时，应用处理器将向基带处理器断言WAIT信号或取消READY信号以使其暂停，直至应用处理器完成访问）。随后在第[0044]段进一步记载：“Thereafter, the application processor would de-assert WAIT signal or assert READY signal to the baseband processor.”（此后，应用处理器取消WAIT信号或断言READY信号）。这毫无异议地公开了由第二处理器禁用第一处理器的操作（ stall ）、将数据写入存储器，并在完成后启用第一处理器的操作。

二、 确定区别技术特征和客观技术问题

将权利要求1与D2进行比对，权利要求1的区别技术特征仅在于：

• 特征E：禁用所述第二处理器的中断；

• 特征G：启用所述第二处理器的中断。

基于上述区别技术特征，权利要求1实际解决的客观技术问题是：如何保证第二处理器在对共享存储器执行写入操作时的原子性（Atomicity），防止其写入过程被自身产生的中断打断而导致数据损坏或系统异常。

三、 D10 提供的结合启示及创造性评述

针对上述客观技术问题，本领域技术人员有动机去寻找常规的技术手段来完善D2的方案。对比文件10（D10：US20130339710A1）给出了明确的技术启示。

• D10的明确教导：D10涉及多处理器系统的多任务处理优化。其说明书第[0021]段明确记载：“The processors dedicated to the task may have their interrupt mechanism disabled to avoid interrupt handler switching overhead. Therefore, these processors run in an independent context...”（专用于该任务的处理器可以禁用其中断机制，以避免中断处理程序切换的开销。因此，这些处理器在一个独立的上下文中运行）。这明确教导了为了保证处理器在执行特定任务时不受干扰（运行在独立上下文中），应当采取“禁用中断机制”的手段。

• 结合的显而易见性：在D2的方案中，应用处理器（第二处理器）已经通过硬件信号（WAIT/READY）在外部排除了基带处理器（第一处理器）的干扰。作为一个具备常规设计能力的本领域技术人员，在实现D2方案时，必然会考虑到应用处理器内部的中断同样会破坏写入存储器这一“临界区”操作的完整性。引入D10中“禁用中断机制”的教导，在写入前关闭第二处理器中断（特征E），在写入后开启中断（特征G），是本领域技术人员为了解决并发冲突、保证数据一致性而自然想到的常规技术演进。该结合没有遇到任何技术障碍，且产生的技术效果（保证了写入的原子性和安全性）未超出本领域技术人员的预期。

因此，权利要求1的方案是本领域技术人员在D2的基础上，结合D10的技术启示和本领域常规手段容易想到的，不具备突出的实质性特点和显著的进步。

四、 其他对比文件的补强作用（增强结合动机）

为了进一步向合议组证明“写入时挂起其他处理器并屏蔽自身中断”是本领域在解决多处理器存储冲突时的普遍共识，可引入其他对比文件作为补强证据：

1. 对比文件5（D5：US20110179311A1）的印证作用：

   D5在处理系统动态重构（写入敏感数据）时，提出了一种静默模式（Quiesce Mode）。其说明书第[0048]段记载了：“Quiesce Monarch disables any outside agents' access to the memory... make sure that all the QPI agents enter the Quiesce state”；并且在第[0049]段及相关附图中指出，处于Quiesce状态的主核在执行任务时，其自身的探测（prefetch）和其他干扰机制也会被禁用。这充分印证了：在执行独占性存储操作时，**“外部阻塞其他设备 + 内部屏蔽自身中断/干扰”**是业界通用的标准做法。

2. 对比文件3（D3：JP2005215924A）的印证作用：

   D3涉及主从微型计算机共享EEPROM的通信方法。其说明书第[0017]和[0018]段记载，当主微机（Master）向EEPROM写入数据时，会向从微机（Slave）发送指令，指示其不要接收数据（データの受信を行わないよう指令をする）。这从另一个侧面证明了多处理器共享存储器时，“数据接收 -> 暂停对方 -> 写入数据”这种时序控制逻辑属于本领域常规设计。

综上所述，目标专利权利要求1仅仅是将现有技术中已知的多处理器防冲突机制（挂起对方）与单核防打断机制（关开本地中断）进行了简单的拼凑，该组合是显而易见的，依法应予宣告无效。

以上论述紧扣“三步法”，法理严密，证据链闭环。您看这部分关于创造性的说理力度是否符合您的预期？如果您觉得可以，我们下一步是否需要继续对从属权利要求进行比对拆解，或者针对对方可能提出的“协同作用”抗辩准备预案？

理解您的处境。面对请求人抛出的“D2 + D10 + 公知常识”的组合攻击，看似证据链严密，但实际上存在典型的**“事后诸葛亮（Hindsight Bias）”**逻辑漏洞，且严重脱离了对比文件原本的实施语境。

作为专利权人，我们的反驳核心应当聚焦于：破坏其“结合启示（Motivation to Combine）”的合理性，并强调权利要求1中各步骤严格的时序控制所带来的“协同作用（Synergistic Effect）”。

以下为您草拟的《意见陈述书》反驳策略核心内容，您可以直接用于答辩：

关于权利要求1具备创造性的意见陈述（专利权人反驳）

主张：请求人对对比文件的解读存在断章取义和事后认知偏见。D2与D10不仅属于不同的应用场景，且二者若强行结合将导致原有系统无法正常工作（存在结合障碍）。权利要求1的方案并非现有技术的简单拼凑，而是具备协同作用的有机整体，具备突出的实质性特点和显著的进步。

一、 纠正请求人对“客观技术问题”的错误界定

请求人将权利要求1的区别特征割裂开来，将客观技术问题片面地界定为“如何保证写入操作的原子性”。这是错误的。

结合本专利的整体方案，权利要求1不仅要保证第二处理器写入数据的原子性，更关键的是要“将第一处理器被禁用的时间控制在最短且确定的范围内，防止第一处理器因长时间挂起而导致系统崩溃或实时任务失败”。 权利要求1的特征C至H构成了一个不可分割的时序闭环，其解决的是双处理器异步交互时的系统级稳定性和实时性问题。

二、 D10 存在“反向教导（Teaching Away）”，本领域技术人员根本没有动机将其与D2结合

请求人试图用D10（US20130339710A1）来填补“禁用/启用中断”的特征，这属于严重的断章取义：

• D10的真实技术方案是“处理器专用化”： D10说明书第[0021]段及第[0038]段明确记载，其方案是将SMP系统中的部分处理器（如NP）彻底修改为专用于网络轮询的处理器，并“永远禁止其上下文切换（disabling the interrupt for context switching）”。D10中的关闭中断是永久性或长期性的，目的是让处理器进入死循环（infinite loop）来专门处理网络包。

• 强行结合将导致D2系统崩溃： D2中的应用处理器（第二处理器）是一个通用处理器，需要处理多种应用任务和系统调度。如果按照请求人的逻辑，将D10“为了避免上下文切换而彻底禁用中断”的技术教导引入D2，那么D2的应用处理器将永远无法响应其他系统中断，直接导致应用处理器死锁或系统崩溃。

• 结论： 现有技术（D10）给出的教导与本专利的目的截然相反。本领域技术人员在面对D2时，不仅没有动机引入D10，反而会刻意避免使用D10的方案，二者存在明显的结合障碍。

三、 权利要求1的严格时序具有无法预期的“协同作用”

请求人认为权利要求1仅仅是“挂起对方 + 屏蔽自身”的简单叠加（A+B），忽略了特征之间的内在协同逻辑：

• 对抗不确定性的协同： 在D2的方案中，应用处理器仅通过外部硬件信号（WAIT）挂起基带处理器。如果在此时，应用处理器自身响应了一个耗时的中断（例如外部总线中断或定时器中断），那么基带处理器（第一处理器）将被迫进入无期限的等待状态。这对于实时性要求极高的基带处理器（如GNSS信号跟踪、通信调制解调）是灾难性的，会导致脱网或失去锁定。

• 权利要求1的闭环设计： 权利要求1限定了严格的软件控制流：由第二处理器禁用第一处理器 -> 禁用第二处理器中断 -> 写入数据 -> 启用第二处理器中断 -> 启用第一处理器。这一特定的序列确保了：在第一处理器被禁用的期间，第二处理器绝对不会被任何事件打断，从而保证了第一处理器被禁用的时间严格等于“写入数据所需的物理时间”。这种通过内部中断屏蔽来保障外部挂起时间可控的机制，是现有技术未曾给出的，两者产生了1+1>2的协同技术效果。

四、 关于公知常识的抗辩

请求人主张“关中断->写入->开中断”是公知常识，这是没有证据支撑的泛泛而谈。

在单核系统中，关中断确实是保护临界区的常识。但本专利的应用场景是**“双处理器异构系统且指令/数据共享同一存储器”。在多核架构下，解决共享资源冲突的公知常识通常是自旋锁（Spinlock）、硬件信号量（Hardware Semaphore）或互斥量（Mutex）**，而不是直接去“禁用另一个处理器的操作”并同时“关闭本地中断”。权利要求1这种通过一方直接干预另一方的执行状态（特征D和H），配合本地中断屏蔽的“非对称”控制逻辑，恰恰打破了常规多核同步机制的惯用手段。

总结建议：

通过上述反驳，我们不仅指出了请求人证据链的断裂（D10不能用于D2），还拔高了我们专利的价值（不仅仅是防止写入出错，更保护了第一处理器的实时性不被破坏）。

您看这套反驳逻辑是否充分体现了您的技术优势？接下来，您是否需要我针对其他对比文件（如D3、D5）可能带来的补充攻击，提前准备好防御性的技术分析？

作为一个绝对中立客观的评估者（模拟国家知识产权局专利局复审和无效审理部，即原专利复审委员会的合议组），我将严格依据《专利法》及《专利审查指南》中的“三步法”标准，剥离请求人与专利权人双方的修辞色彩，对本次无效宣告请求的证据链、逻辑路径进行深度解构，并给出成功概率的客观预测。

一、 合议组的审理抉择路径与核心争议焦点

合议组在审理创造性争议时，其核心任务是还原**“本领域普通技术人员在申请日前的客观认知状态”**，坚决避免“事后诸葛亮（Hindsight Bias）”。

1. 确定最接近的现有技术（D2的地位）

• 合议组判定： 毫无争议，D2（WO2004003759A1）是本案最接近的现有技术。D2明确公开了双处理器（基带与应用）共享存储器，且公开了应用处理器在存取存储器时，通过发出WAIT/READY硬件信号“暂停（stall）”基带处理器的操作（对应权利要求1中的特征D和H）。

• 客观事实： 权利要求1的整体架构和外部防冲突机制（挂起另一处理器）已在D2中被完全公开。

2. 确定区别技术特征与客观技术问题

• 区别技术特征： 双方均认可，区别仅在于特征E（由第二处理器禁用自身中断）和特征G（完成后启用自身中断）。

• 客观技术问题的界定（合议组的关键抉择）：

  • 请求人主张： 如何保证第二处理器写入操作的原子性。

  • 专利权人主张： 如何将第一处理器被挂起的时间控制在最短且确定的范围内，保障系统的实时性。

  • 合议组的客观视角： 合议组通常会综合这两点。客观技术问题应界定为：在多处理器系统中，当一个处理器通过挂起另一个处理器来独占共享总线/存储器时，如何避免该独占处理器自身因响应中断而被延迟，从而导致被挂起处理器等待时间过长的问题。

3. 评判是否存在“结合启示”（生死对决点）

这是合议组评判的最核心环节。请求人提出了两条路径：D2+D10，以及D2+公知常识。

路径A：D2 + D10 的结合可行性

• 合议组评估：此路径大概率被驳回。 专利权人的反驳非常精准。仔细审阅D10的原文（如[0021]、[0038]段），D10的“禁用中断”是为了让一个通用处理器彻底转变为“专用网络轮询处理器（NP）”，是长期/永久关闭上下文切换。而本专利和D2中的应用处理器（第二处理器）是执行多种任务的通用核心，如果采用D10的方案，系统将无法正常工作。

• 结论： D10属于“反向教导（Teaching Away）”或至少属于“非同源场景”，本领域技术人员没有动机将一个用于“处理器专用化”的永久关中断方案，引入到一个需要处理复杂应用任务的通用处理器中作为临时锁。

路径B：D2 + 公知常识（Common Knowledge）的可行性

• 合议组评估：这是本案最大的悬念。

  • 对请求人有利的一面： 在单核或局部操作中，“关中断->执行临界区代码->开中断”确实是嵌入式软件开发中极其基础的公知常识。任何学过操作系统或微机原理的人都知道这种保护共享资源的方法。

  • 对专利权人有利的一面： 专利权人指出，在多核/双处理器环境下，解决共享资源冲突的公知常识是“自旋锁（Spinlock）”或“硬件信号量（Semaphore）”，而不是“强行挂起对方硬件 + 软件关闭本地中断”的非对称混合操作。

• 合议组的权衡心智： 合议组会极其谨慎地评估：把单核的公知常识（关本地中断）叠加到多核的硬件互斥（挂起对方）之上，是否显而易见？本专利目标专利说明书（如背景技术[0004]段）明确提到了GNSS接收器失去锁定（失去实时性）的严重后果，这为该特征组合的“协同作用”提供了坚实的说明书支撑。合议组可能会倾向于认为，这种“软硬结合”的非对称保护机制，是为了解决特定实时性问题（如GNSS跟踪）而做出的特定设计，超出了常规的简单叠加。

二、 本次无效请求成功概率分析

基于上述推演，站在绝对客观的立场，本次无效宣告请求（仅凭D2+D10+公知常识的组合）的成功概率为：中等偏低（约 35% - 45%）。

概率偏低的原因（专利权人占优的因素）：

1. D10 证据的致命缺陷： 请求人引用的核心结合证据 D10 与本专利应用场景存在严重错位。合议组一旦认定 D10 不适用，请求人的证据链就会断裂一半。

2. 公知常识的举证责任倒置： 请求人如果仅口头主张“关中断”是公知常识，而没有提供经典的教科书或技术手册来证明“在双处理器硬件挂起机制下，辅以本地软件关中断是常规设计”，合议组（根据近年来的审查趋势，防止事后诸葛亮）极可能不予认可。

3. 专利权人构建了强大的“协同效应”防线： 专利权人成功将讨论焦点从“如何防止写入出错”转移到了“如何保障第一处理器（如GNSS处理）的实时性生存”。“挂起对方+屏蔽自身”不仅保护了写入者，更重要的是保护了被挂起者（缩短了挂起时间）。这种协同逻辑在逻辑上是自洽且具有说服力的。

导致仍然存在无效风险的原因（请求人的潜在机会）：

1. 技术门槛确实不高： 尽管专利权人的逻辑很漂亮，但从纯粹的代码实现角度来看，特征E和G就是两句基础的汇编指令（如 ARM 的 CPSID i 和 CPSIE i）。审查员在内心深处可能会觉得这缺乏真正的底层技术突破。

2. 如果请求人更换组合策略： 如果请求人放弃D10，转而利用D5（US20110179311A1）。D5中明确提到了“Quiesce Mode”（静默模式），在该模式下不仅阻塞其他代理，还会处理内部状态。如果请求人能将 D2 + D5 进行精妙结合，无效成功的概率将会大幅上升至 60% 以上。

三、 评估总结

合议组在面对此案时，会陷入“技术直觉（认为关中断很简单）”与“专利法理（需有明确的结合启示，严禁事后诸葛亮）”的博弈。

如果请求人仅仅坚持您提供的这份以“D2 + D10”为主轴的无效宣告请求书，合议组大概率会采纳专利权人的反驳意见，认定 D10 存在结合障碍，且权利要求1具有解决多处理器实时性挂起问题的协同效果，最终做出维持专利权有效的决定。

但如果请求人能够提供强有力的底层软件教科书作为公知常识证据，或者启用 D5 等更具针对性的对比文件，案件的走向将发生逆转。作为专利权人，目前的答辩策略极其精准，抓住了对方证据的命门。

这是一个非常明智的策略调整！相比于D10那种“永久性关闭中断将处理器变为专用网络轮询机”的方案，D5（US20110179311A1）中的“Quiesce Mode（静默模式）”提供的是一种“临时性、原子性的隔离窗口”，这与本专利权利要求1中“禁用->写入->恢复”的临时性时序逻辑完美契合，结合障碍几乎为零。

以下为您草拟的基于“D2 + D5 + 公知常识”组合的无效宣告请求书“创造性具体意见”部分。这份意见书的逻辑旨在彻底击破专利权人可能主张的“协同作用”防线。

关于权利要求1不具备创造性的意见陈述（D2 + D5 + 公知常识）

主张：权利要求1相对于对比文件2（D2）、对比文件5（D5）与本领域公知常识的结合，不具备突出的实质性特点和显著的进步，因而不具备《专利法》第22条第3款规定的创造性。

一、 确定最接近的现有技术及D2的公开事实

对比文件2（D2：WO2004003759A1）作为最接近的现有技术，公开了一种双处理器（基带处理器与应用处理器）共享存储器的架构，以解决多处理器并发访问时的总线冲突问题。

D2已经明确公开了权利要求1中的特征A、B、C，以及核心的外部防冲突机制——特征D（禁用第一处理器的操作）和特征F、H（存储数据及恢复第一处理器操作）。

具体而言，D2说明书第[0043]段至[0044]段明确记载了：“当应用处理器访问存储器子系统而基带处理器发起访问时……应用处理器将向基带处理器断言WAIT信号或取消READY信号……以使其暂停（stall），直至应用处理器完成访问。此后，应用处理器取消WAIT信号或断言READY信号。”

二、 确定区别技术特征与客观技术问题

将权利要求1与D2进行比对，区别技术特征仅在于：

• 特征E： 禁用所述第二处理器的中断；

• 特征G： 启用所述第二处理器的中断。

基于上述区别特征，结合本专利说明书的整体教导，权利要求1实际解决的客观技术问题是：在第二处理器通过挂起第一处理器来独占共享存储器进行写入时，如何构建一个不受任何内外部因素干扰的“绝对隔离窗口”，以保证写入的原子性，并防止第二处理器因响应自身内部中断而导致第一处理器被挂起的时间被不可控地延长。

三、 D5 提供的明确技术启示及协同结合（结合的核心逻辑）

针对上述客观技术问题，对比文件5（D5：US20110179311A1）给出了极其明确且高度契合的技术启示。D5涉及多处理器系统在执行关键任务（如系统动态重构、内存迁移、错误注入）时的原子性保护机制。

1. D5教导了“临时绝对隔离窗口”（Quiesce Mode）的必要性：

   D5说明书第[0075]段明确记载，为了保证关键操作（如错误注入或内存迁移）不被打断，系统会启动静默模式（Quiesce）：“A Quiesce is then initiated... This blocks any new requests from I/O and all other processor cores and memory.”（随后启动静默模式……这将阻塞来自I/O以及所有其他处理器内核和存储器的任何新请求）。在操作完成后，执行“UnQuiesce”以恢复正常运行。

   这与D2中“应用处理器挂起基带处理器”的外部阻塞机制在理念上完全一致。

2. D5进一步教导了在阻塞外部的同时，必须屏蔽内部干扰以保障严格的时序（协同防线击破）：

   D5不仅教导了阻塞外部代理，更强调了执行该关键任务的“Monarch”（主处理器）自身必须处于免受内部机制干扰的状态。例如，D5第[0048]、[0050]及[0075]段记载，主处理器在执行这些关键的原子操作时，会被带入SMM（系统管理模式，该模式下常规的硬件中断被天然屏蔽），并且会主动禁用预取（disable prefetch）和推测性加载，完全从缓存中执行代码（executing out of cache）。

   D5在第[0004]段指出了这样做的原因：“OS task scheduler and hardware interrupt handler mechanism are two major bottlenecks... the reconfiguration needs to be accomplished in a narrow time window”（操作系统任务调度和硬件中断处理机制是两大瓶颈……重构必须在一个狭窄的时间窗口内完成）。

   这为本领域技术人员提供了强有力的技术启示：在执行需要阻塞其他处理器的关键任务时，为了保证操作在一个极短且确定的“狭窄时间窗口”内完成，当前处理器不仅要阻塞外部代理（如D2所做），还必须屏蔽自身的内部打断机制（如中断处理、任务调度等）。

3. 公知常识的引入顺理成章：

   在D5给出了“屏蔽内部中断打断机制以保障狭窄时间窗口”的明确启示后，本领域技术人员在面对D2的系统时，为了防止应用处理器（第二处理器）在断言WAIT信号（挂起基带处理器）期间被自身的常规中断打断，必然有动机采纳D5的教导，对应用处理器进行内部屏蔽。而在普通的微处理器架构中，实现这种临时的内部屏蔽，最常规、最标准的技术手段就是在代码临界区前后使用关闭中断（Disable Interrupts）和开启中断（Enable Interrupts）指令（即特征E和G）。

四、 结论

权利要求1的方案，实质上仅仅是将D2中已有的“外部硬件挂起机制”，与D5教导的“内部防打断机制（通过公知常识的关开中断实现）”进行了简单的叠加。

本领域技术人员在D5的明确启示下，为了保证D2中基带处理器被挂起的时间极短且可控，完全有动机且容易想到在应用处理器写入数据前后增加关闭和开启本地中断的操作。该特征组合并未产生任何超出本领域技术人员预期的技术效果，不具备突出的实质性特点和显著的进步，依法应予宣告无效。

代理人策略解析：

这套 D2 + D5 + 公知常识的组合，巧妙地将专利权人可能主张的“保障被挂起处理器的实时性”这一协同作用，转化为 D5 中为解决“狭窄时间窗口（narrow time window）”而采取的常规技术手段。这样一来，专利权人最核心的防线就被消解了。

您觉得这份请求书的逻辑是否足够锐利？如果您需要，我们可以继续基于此逻辑框架，分析目标专利的从属权利要求（如重置处理器、门限判定等具体参数限定），看看这10篇对比文件中是否还有可以用来“定点爆破”从属权利要求的内容。

这是一份为您作为专利权人量身定制的《意见陈述书》反驳策略。面对请求人精心拼凑的“D2 + D5 + 公知常识”组合，我们的核心反击策略是：揭露其严重的“事后诸葛亮（Hindsight Bias）”逻辑，并利用D5原文中的“反向教导（Teaching Away）”给予致命一击，证明两者存在根本性的结合障碍。

以下是您可以直接提交或参考的答辩意见核心内容：

关于权利要求1具备创造性的意见陈述（针对 D2+D5+公知常识 的反驳）

主张：请求人对对比文件5（D5）的解读存在严重的断章取义，完全脱离了其真实的技术背景。D5不仅没有给出将“关闭本地中断”应用于D2的结合启示，反而给出了明确的“反向教导”。权利要求1的特定时序控制机制解决了双处理器异步数据交互的特定实时性问题，具备突出的实质性特点和显著的进步。

一、 D5 存在致命的“反向教导”，本领域技术人员根本没有动机进行结合

请求人主张 D5 教导了为了实现“狭窄时间窗口”应当屏蔽内部中断（即特征E和G）。然而，通读 D5 原文，其给出的技术教导与请求人的主张截然相反：

1. D5 明确否定了通过软件/中断机制来处理时间敏感任务：

   D5 涉及的是高端企业级服务器（如基于QPI总线的128路CPU系统）的系统级重构（如CPU热插拔）。D5 在背景技术第[0004]段明确指出：“OS task scheduler and hardware interrupt handler mechanism are two major bottlenecks...”（操作系统任务调度和硬件中断处理机制是两大瓶颈）。

   随后，D5 在第[0054]段及第[0065]段中进一步批评了传统的基于软件中断（SMI）的静默方案，认为其“非常复杂、难以验证，并且可能导致SMI延迟超过操作系统允许的时间限制”。

2. D5 的真实解决方案是“纯硬件影子寄存器”，而非软件关中断：

   为了解决上述纯软件（包括中断处理）带来的高延迟瓶颈，D5 给出的真正发明点是第[0060]段至[0064]段记载的：“a shadow register allows hardware to perform the Quiesce operation... without executing any BIOS and/or SMI code... The shadow register switch is done by the hardware rather than the complex software flow.”（影子寄存器允许硬件执行静默操作……而无需执行任何BIOS/SMI代码……通过硬件而非复杂的软件流来完成）。

3. 结论（反向教导的成立）：

   D5 的核心教导是：不要用软件代码和中断控制机制来处理时间敏感的临界区，而应该用纯硬件影子寄存器。 请求人试图用 D5 来证明“本领域技术人员会想到用软件指令关闭/开启中断（特征E和G）”，这完全违背了 D5 的核心发明思想。本领域技术人员在阅读 D5 后，得到的启示是“放弃软件中断控制”，因此绝对不可能将其与 D2 结合得出本专利权利要求1的方案。

二、 D2 与 D5 属于完全不同的系统架构，存在无法克服的“结合障碍”

请求人无视了 D2 和 D5 在物理架构和应用场景上的巨大鸿沟：

• D2 的场景： 资源受限的移动设备，基带处理器与应用处理器通过简单的硬件握手线（WAIT/READY）进行纳秒/微秒级的局部总线级暂停，用于日常的例行数据共享。

• D5 的场景： 大型多节点服务器，其“Quiesce Mode（静默模式）”是一个宏大的全系统级广播。根据 D5 第[0048]-[0050]段，进入静默模式需要：主核禁用所有外部代理访问、向所有节点广播静默请求、等待所有未决事务（outstanding transactions）排空（drain）、配置页表、将代码加载到缓存中运行（Cache-as-RAM）、禁用预取等。

• 结合的荒谬性： 如果将 D5 这种重量级的“系统级静默、排空、改写缓存”的方案，硬塞进 D2 中用于处理极高频的基带数据（如GNSS报文）写入，D2 中的基带处理器将会因为无休止的全系统等待而彻底死机脱网。本领域技术人员绝对不会将用于“服务器热插拔”的灾难恢复级重机制，移植到“嵌入式双核通信”的高频轻量级数据交互中。

三、 权利要求1 的特定时序具有未被公开的“协同作用”

权利要求1并非请求人所称的“简单叠加”，其严格的六步序列（特征C至H）在特定上下文中产生了明确的协同作用：

• 业务逻辑的触发前提（特征C被忽略）： 权利要求1的前提是“在所述第二处理器处从第一处理器接收将存储到存储器的数据”。这表明这是一个由第一处理器（数据源）触发的异步协作过程，而非 D5 中由系统管理员触发的硬件维护过程。

• 闭环的精细时序控制： 权利要求1通过禁用对方 -> 屏蔽自身中断 -> 写入 -> 恢复自身中断 -> 恢复对方，构建了一个**“自私但极短”**的时间窗口。这保证了在第二处理器替第一处理器代为写入数据的过程中，第二处理器完全剥夺了自身的任务调度权（屏蔽本地中断），从而将第一处理器被挂起的时间压缩到了物理极限（纯粹的RAM/Flash写入周期），完美解决了嵌入式双核系统中高频共享写入与实时性保障的矛盾。这种基于业务触发的“非对称双重锁定机制”，在 D2 和 D5 中均未得到任何形式的暗示。

四、 总结

请求人的论证逻辑是典型的“事后诸葛亮”：先看到了本专利的权利要求1，然后去海量的专利库中摘取了 D2 的“暂停对方”和 D5 的“静默窗口”字眼，却故意隐瞒了 D5 明确反对使用软件中断控制的“反向教导”，且无视了两者的结合障碍。权利要求1的方案具备突出的实质性特点和显著的进步，应当予以维持。

下一步建议：

这套反驳逻辑利用 D5 原文中的瑕疵进行了强有力的“以子之矛攻子之盾”。如果合议组认可了这一反向教导，请求人的整个证据链将彻底崩溃。您是否需要我继续为您梳理一下本专利的从属权利要求（例如：关于处理器状态监测、超时重置等具体限定），为其提供进一步的防线支撑，以便在口头审理时具有进退维谷的策略深度？

这是一份为您作为无效请求人量身定制的《意见陈述书》反驳策略。面对专利权人试图利用“反向教导”和“结合障碍”构建的防御，我们的核心反击逻辑是：揭露专利权人对对比文件教导的“机械隔离”与对技术原理的“形而上学式割裂”，将争议焦点重新拉回“本领域技术人员的常规技术演进”这一客观标准上。

以下是您可以直接在口审或书面意见中使用的核心反驳内容：

关于权利要求1不具备创造性的补充意见（请求人针对专利权人答辩的反驳）

主张：专利权人对D5的解读刻意混淆了“具体实施例”与“核心技术启示”，且人为夸大了不同多处理器架构之间的技术壁垒。权利要求1的时序控制逻辑完全符合本领域解决共享资源冲突的常规心智，不存在任何未预期的协同作用。

一、 驳斥“D5存在反向教导”：混淆了具体手段与技术动机

专利权人主张D5批评了软件中断机制并主张使用硬件寄存器，因此给出了“反向教导”。这一抗辩存在致命的逻辑偷换：

1. D5的核心教导是“隔离窗口的必要性”，而非排斥软件手段：

   D5的真正技术贡献在于揭示了一个深层次的技术问题：在多处理器系统中执行关键任务（如重构、存取关键数据）时，必须构建一个排除一切内外部干扰的原子性隔离窗口（Quiesce Mode）。 D5在第[0048]-[0052]段以及图5-7中，详细且正面地记载了基于软件（SMI代码）实现静默模式的完整流程。D5后续提出硬件影子寄存器，仅仅是为了进一步优化延迟的“优选实施例”，绝非对“通过屏蔽内外部干扰来保证原子性”这一核心技术思想的否定。

2. 结合的逻辑链路清晰且顺理成章：

   请求人引用D5，是为了证明本领域技术人员在面对多处理器共享资源时，有强烈的动机（Motivation）去构建一个不受内部中断干扰的窗口。既然D5明确给出了这种“动机”，本领域技术人员在D2（双处理器共享存储器）的架构下，为了实现这一动机，自然会采用微机原理中最普遍、最廉价的公知常识——直接使用CPU内置的关中断/开中断指令（Disable/Enable Interrupts）。专利权人将“优化手段的演进”曲解为“对基础原理的否定”，在专利审查逻辑上是站不住脚的。

二、 驳斥“存在结合障碍”：违背了本领域技术人员的抽象提取能力

专利权人试图用“服务器（D5）”与“嵌入式移动设备（D2）”的物理场景差异来人为制造结合障碍。这是对本领域技术人员技术水平的严重低估。

1. 技术问题的本质是同一的：

   无论是128路的QPI服务器，还是基带+应用双核处理器，只要存在“多个处理器共享同一块物理存储器”，就必然面临并发读写的防冲突问题。解决这一问题的底层计算机科学原理是完全互通的。

2. 结合方式是“原理迁移”而非“机械照搬”：

   本领域技术人员在结合现有技术时，提取的是技术原理。D5给出的原理是：“在阻塞外部处理器时，同时屏蔽自身的内部打断机制”。将这一原理应用到D2中，仅仅是在D2应用处理器的存取代码前后加上两句基础的汇编指令（屏蔽和开启本地中断）。 这种结合极度轻量化，根本不会出现专利权人所危言耸听的“全系统死机”或“引入灾难恢复级重机制”。专利权人的抗辩是在刻意将简单的原理复杂化。

三、 驳斥“特定时序具有协同作用”：时序是实现互斥的唯一逻辑必然

专利权人主张权利要求1的六步序列（接收数据 -> 禁用对方 -> 关中断 -> 写入 -> 开中断 -> 恢复对方）具有解决异步交互实时性的协同作用。这完全是对常规临界区（Critical Section）标准写法的过度包装。

1. 特征C（接收数据）早已被D2公开：

   专利权人强调这是由第一处理器触发的异步协作，但这在D2中早已是明文记载（D2说明书[0028]、[0031]段公开了通过通信缓冲区进行异步消息和数据传递）。这属于现有技术的常规应用前提，不构成创造性贡献。

2. 时序序列是逻辑的必然，毫无“协同”可言：

   在应用处理器（第二处理器）代为写入数据时，为了保证绝对的互斥：

   • 必须先禁用对方（特征D），再关自身中断（特征E）：如果先关自身中断，在禁用对方之前，对方仍可能写入，导致冲突；

   • 必须先写数据（特征F），再恢复自身中断（特征G）：这是临界区保护的最基本要求；

   • 必须最后恢复对方操作（特征H）：临界区释放的必然步骤。

     这一时序完全是计算机基础理论中实现“锁（Lock）”或“互斥量（Mutex）”的教科书式标准动作，是逻辑上的唯一合理排布，不存在任何相互激发、产生超出预期的“协同技术效果”。

四、 总结

专利权人的答辩看似精妙，实则是在利用应用场景的表面差异（服务器 vs 手机）掩盖底层技术原理的高度一致性。

D2已经搭建了“挂起对方以防外部冲突”的框架；D5指出了“防外部冲突的同时必须防内部打断”的技术动机；而“关/开本地中断”是实现防内部打断的公知常识。这三者的结合逻辑严密、顺理成章，权利要求1所限定的技术方案仅仅是本领域技术人员运用常规手段进行的无创造性拼凑，理应宣告无效。

作为一个绝对中立客观的评估者（模拟国家知识产权局复审和无效审理部合议组的内部评议视角），我将剥离双方的代理人修辞，严格依据《专利审查指南》中的“三步法”逻辑，对本案（基于“D2 + D5 + 公知常识”的无效组合）的合议抉择路径进行深度解剖，并给出最终的成功率预测。

一、 合议组的审理抉择路径推演

在口头审理及随后的内部合议中，合议组的思维路径将严格按照以下五个关键节点展开：

节点1：确认最接近的现有技术及区别特征（双方无争议点）

• 事实认定： D2（WO2004003759A1）作为最接近的现有技术地位稳固。D2已经公开了双核架构、共享存储器、外部互斥机制（通过WAIT/READY信号禁用/暂停第一处理器）、以及数据的写入与恢复。

• 区别特征锁定： 权利要求1的区别特征仅为特征E（由第二处理器禁用自身中断）和特征G（启用自身中断）。

节点2：重新界定客观技术问题（剥离双方极端主张）

• 请求人试图简化为：“如何实现原子性写入”。

• 专利权人试图拔高为：“如何保障被挂起处理器的极限实时性”。

• 合议组的客观界定： 合议组会采取居中立场。结合本专利说明书，客观技术问题应被界定为：在多处理器系统中，当一个处理器通过挂起另一处理器来执行独占写入时，如何防止该写入过程被自身中断打断，从而避免被挂起处理器的等待时间被不可控地延长。

节点3：评估 D5 的结合启示与“反向教导”争议（核心交锋1）

• 专利权人主张： D5针对服务器架构，且批评了软件中断机制，主张硬件影子寄存器，存在“结合障碍”和“反向教导”。

• 请求人主张： D5揭示了“执行关键任务需屏蔽内部打断机制”的底层逻辑，硬件只是优化实施例。

• 合议组的抉择：倾向于请求人。

  合议组在审查时，关注的是对比文件是否给出了**“解决特定技术问题的技术手段的启示”**。D5确实批评了SMI（系统管理中断）的复杂性和高延迟，但这并不能等同于“本领域技术人员不能使用基础的关中断指令（Disable Interrupt）”。D5在第[0048]-[0052]段客观记载了通过阻塞其他代理和屏蔽自身预取/推测性加载来构建静默窗口的原理。合议组大概率会认为：D5成功提供了“在阻塞外部时也必须屏蔽内部干扰”的技术动机。不同硬件架构（服务器 vs 嵌入式）在底层存储并发控制原理上属于相同/相近技术领域，不存在不可跨越的结合障碍。

节点4：评估“公知常识”的适用性（核心交锋2）

• 合议组的抉择：倾向于请求人。

  在计算机体系结构和嵌入式软件开发中，“关中断（Disable Interrupts）-> 执行临界区代码 -> 开中断（Enable Interrupts）” 是实现原子操作（Atomic Operation）最基础、最教科书式的公知常识。 无论外部是单核还是多核，只要涉及需要一气呵成、不能被本地事件打断的指令序列，关闭本地中断就是本领域技术人员的本能选择。合议组对此类极其底层的计算机常识通常不需要请求人提供额外的教科书证据，即可直接予以确认。

节点5：评估时序的“协同作用”（核心交锋3）

• 专利权人主张： 六步时序（挂起对方->关自身中断->写入->开自身中断->恢复对方）形成了1+1>2的协同作用。

• 合议组的抉择：倾向于请求人（认定为常规逻辑的必然排布）。

  合议组会进行逻辑推演：既然要保护“写入”这一核心动作，且需要两把锁（第一把锁：外部挂起对方；第二把锁：内部屏蔽中断）。

  • 能先关自身中断，再挂起对方吗？不能，因为在挂起对方之前，自身关中断无意义，对方仍能写入。

  • 能先恢复对方，再开自身中断吗？可以，但这违背了临界区“先解内锁，再解外锁”的常规嵌套逻辑。

    因此，权利要求1所限定的时序，是本领域技术人员在运用“外部互斥+内部互斥”双重保护时，逻辑上唯一合理且必然的执行顺序。这种时序排布是常规编程逻辑的体现，并没有产生超出预期的协同技术效果。

二、 本次无效请求的成功率预测

基于上述“D2 + D5 + 公知常识”的组合策略，从绝对客观的立场评估：

本次针对权利要求1的无效宣告请求，成功率较高，预计在 65% - 75% 之间。

判定专利大概率被无效的深层原因：

1. 技术本质的门槛过低： 剥开多处理器系统和复杂应用场景的外衣，本专利权利要求1的核心贡献仅仅是在原有方案（D2）的写入代码前后，加了两句基础的“关中断”和“开中断”指令。在专利审查的实际尺度中，这种对已知硬件互斥机制进行基础软件层面的“打补丁”，极难被认定为具备显著的进步。

2. 证据链的逻辑闭环非常完整：

   • D2 提供了 80% 的主体框架（双核共享+外部挂起对方）；

   • D5 提供了 10% 的结合动机（指出内部打断机制也是瓶颈，需要构建纯净的时间窗口）；

   • 公知常识 提供了最后 10% 的实现手段（直接使用关/开中断指令）。

     这三者的结合逻辑严密，专利权人很难用“反向教导”完全推翻这一完整的技术演进链条。

专利权人仅存的 25% - 35% 胜算在哪里？

专利权人若想翻盘，只能寄希望于合议组的主观裁量倾向（即对“事后诸葛亮”的极度防范）。

如果合议组中主审员认为：“虽然关中断是公知常识，但在双处理器硬件握手协议（WAIT/READY）已经生效的情况下，再去主动叠加一层软件层的关中断，这种跨层级的混合保护在申请日当时并不显而易见，D5的服务器架构过于庞大不能作为必然启示”，那么合议组可能会以**“缺乏明确的结合启示，属于事后拼接”**为由，维持专利权有效。但考虑到当前计算机领域的审查尺度，这种对专利权人极其友好的裁量概率相对较低。

总结： 请求人调整为“D2 + D5 + 公知常识”的策略后，犹如找到了专利权利要求1的阿喀琉斯之踵，将原本虚无缥缈的“协同作用”还原成了底层的“常规代码嵌套逻辑”。合议组在面对此证据链时，大概率会认定权利要求1不具备创造性。