对比文件的名称：发明公开_EP0263377A2 High-speed pulse swallower
目标专利的名称：用于使用脉冲吞没技术使分频器同步的方法和装置
本次调用的模型名称：DeepSeek
## 特征比对表格 ##
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| 技术特征A：具有被配置为对第一周期信号进行分频以生成第一分频信号的第一分频器《隐含公开》 | 说明书第[0010]段：“Basically, the circuit of Fig. 1 has a clock signal applied to input 11 and delivers an output clock signal at output 12.” 第[0011]段：“Upon the occurrence of the next negative transition of the clock signal, the Q2 output of flip-flop 18 goes to a high state.” | 目标专利中，分频器用于对周期信号（如VCO输出）进行分频以生成较低频率的LO信号。对比文件虽未明确描述“分频器”，但其图1、图4的脉冲吞没器（pulse swallower）接收时钟信号（clock signal）并输出时钟信号，其应用背景（说明书[0002]段）提及用于同步数字系统，本领域技术人员公知，在数字通信系统（如目标专利背景技术提及的无线通信系统）中，脉冲吞没技术常用于分频器（如除N分频器）的同步场景。因此，对比文件公开的脉冲吞没电路是置于时钟信号路径中，其输入和输出信号隐含了其与分频器的关联，即本领域技术人员可以毫无疑义地理解，该时钟信号路径中必然包含分频器（例如，输出信号可能是输入信号的分频版本，或者脉冲吞没器本身是分频器同步控制电路的一部分）。因此，技术特征A被对比文件隐含公开。 |
| 技术特征B：具有被配置为对第二周期信号进行分频以生成第二分频信号的第二分频器《隐含公开》 | 说明书第[0002]段：“All parts of the system must begin their machine cycles on the same cycle in order for the system to function synchronously. A circuit known as a pulse swallower is able to achieve synchronization for one part of a system...” | 目标专利需要两个或更多分频器以进行相位比较和同步。对比文件说明书[0002]段明确指出，整个系统的所有部分必须在同一周期开始其机器周期才能同步运行，而脉冲吞没器用于实现系统“一部分”的同步。这隐含了系统中存在多个需要同步的部分（例如，多个分频器或处理单元）。本领域技术人员基于该描述和脉冲吞没器的功能（通过吞没脉冲实现同步），可以合理推断出，为了同步系统的多个部分（如目标专利中不同的LO路径），需要为每个部分配置类似图4的脉冲吞没电路及相应的分频器。因此，技术特征B（存在第二分频器）是隐含公开的。 |
| 技术特征C：耦合到所述第一电路路径和所述第二电路路径，并且被配置为：比较基于所述第一分频信号的第一感测信号的相位和基于所述第二分频信号的第二感测信号的相位《隐含公开》 | 说明书第[0002]段：“...achieving synchronization by removing clock pulses from a series of clock pulses in response to a command or control signal.” 第[0011]段：“In response to a negative transition of the swallow signal applied to input 16... the Q1 output goes high.” | 目标专利的相位检测电路用于比较两个感测信号的相位，以判断是否异相。对比文件没有明确描述独立的相位检测电路。然而，对比文件描述了脉冲吞没器响应一个“吞没信号（swallow signal）”（图4中输入43）的负边沿来启动脉冲吞没操作（见[0011]段）。本领域技术人员可以理解，这个“吞没信号”或“命令/控制信号”（[0002]段）必然是基于某种同步状态检测（例如，相位比较）而产生的，用于指示需要同步（即存在相位差）。虽然对比文件未详述该信号的产生机制，但基于其功能和数字系统同步的常识，本领域技术人员能够合理推断，需要一个电路（即相位检测电路）来比较两个需要同步的时钟信号（即基于分频信号的感测信号）的相位，并据此生成控制信号（即触发信号）。因此，技术特征C被隐含公开。 |
| 技术特征D：以及如果所述第一感测信号和所述第二感测信号异相，则生成第一触发信号《直接公开》 | 说明书第[0011]段：“In response to a negative transition of the swallow signal applied to input 16... the Q1 output goes high.” 第[0012]段：“Thus one entire clock pulse has been swallowed by the circuit response to a falling edge or transition of the swallow signal.” | 目标专利中，相位检测电路在检测到异相时生成第一触发信号。对比文件中，脉冲吞没器明确响应“吞没信号（swallow signal）”的负边沿（下降沿）而动作（见[0011],[0012]段）。这个“吞没信号”的负边沿就是指示需要同步的事件，其功能等同于目标专利中的“第一触发信号”。因此，本领域技术人员能够毫无疑义地从对比文件得出，存在一个信号（吞没信号）的特定边沿（如负边沿）作为触发信号，用于启动脉冲吞没操作。技术特征D被直接公开。 |
| 技术特征E：耦合到所述相位检测电路，并且被配置为响应于所述第一触发信号而将所述第一周期信号的脉冲抑制至少一个周期以调节所述第一分频信号的相位《直接公开》 | 说明书第[0002]段：“...achieving synchronization by removing clock pulses from a series of clock pulses in response to a command or control signal.” 第[0012]段：“Thus one entire clock pulse has been swallowed by the circuit response to a falling edge or transition of the swallow signal.” 图4及对应描述。 | 目标专利的第一脉冲抑制电路（脉冲吞没电路）响应第一触发信号，抑制第一周期信号的至少一个脉冲，以调节分频信号的相位。对比文件的核心发明正是“脉冲吞没器（pulse swallower）”，其明确公开了响应控制信号（吞没信号的负边沿）而从一系列时钟脉冲中移除（吞没）一个时钟脉冲以实现同步（[0002],[0012]段）。图4的电路（包括反相器46、或非门47、触发器48、49）具体实现了该功能。因此，技术特征E被对比文件直接公开。 |
| 技术特征F：耦合到所述相位检测电路，其中所述相位检测电路被配置为：如果所述第一感测信号和所述第二感测信号异相则生成第二触发信号，并且其中所述第二脉冲抑制电路被配置为：响应于所述第二触发信号，而抑制所述第二周期信号的脉冲至少一个周期，以调节所述第二分频信号的相位。《未公开》 | 对比文件全文未提及与第二分频器/第二周期信号对应的第二脉冲抑制电路，也未提及生成第二触发信号以抑制第二周期信号。 | 目标专利的该特征限定了对称结构：当检测到异相时，不仅可调节第一分频器（通过抑制第一周期信号），还可选择调节第二分频器（通过抑制第二周期信号）。对比文件仅公开了一个脉冲吞没器实例（图1，图4），其作用是对单一时钟路径进行脉冲吞没。虽然[0002]段提到脉冲吞没器可用于同步系统的“一部分”，暗示其他部分可能也有类似电路，但并未具体公开或描述第二个独立的脉冲抑制电路及其响应第二个触发信号来抑制第二条时钟路径（第二周期信号）的操作。本领域技术人员无法从对比文件中直接或隐含地得出该对称调节的具体技术方案。因此，技术特征F未被公开。 |
| 技术特征G：其中所述第一感测信号是所述第一分频信号，并且其中所述第二感测信号是所述第二分频信号。《隐含公开》 | 说明书第[0010]段：“Basically, the circuit of Fig. 1 has a clock signal applied to input 11 and delivers an output clock signal at output 12.” 结合对技术特征A、B、C的隐含公开论述。 | 目标专利中，相位检测电路直接比较两个分频信号本身。基于对技术特征A、B、C的隐含公开论述，对比文件隐含了存在两个分频器及用于生成触发信号的相位比较需求。本领域技术人员在实现该同步系统时，最直接且合理的方案就是将需要同步的两个分频器的输出信号（即分频信号）直接输入到相位检测电路进行比较。因此，可以合理推断出第一感测信号和第二感测信号就是第一分频信号和第二分频信号。技术特征G被隐含公开。 |
| 技术特征H：其中所述第一感测信号是所述第一分频信号的缓冲版本，并且其中所述第二感测信号是所述第二分频信号的缓冲版本。《隐含公开》 | 说明书未明确提及“缓冲版本”。但图4中，时钟信号经过反相器46和或非门47，这可以视为对信号的一种处理/调理。 | 目标专利说明书中提到感测信号可以是分频信号的“缓冲版本”，这通常是为了提供驱动能力或电平转换，是数字电路设计中的常见做法。对比文件虽然没有明确使用“缓冲”一词，但其脉冲吞没器电路（图4）中，时钟信号路径包含反相器46和或非门47等逻辑门，这些门电路在实现逻辑功能的同时，也起到了信号驱动和整形的作用，可被视为一种“缓冲”或信号调理。本领域技术人员为了确保相位检测电路可靠工作，完全可能（并且是常规设计选择）在分频器输出和相位检测电路输入之间加入缓冲器。因此，技术特征H被隐含公开。 |
| 技术特征I：进一步包括：第三分频器，被配置为对所述第一分频信号进行分频以生成第三分频信号，其中所述第一感测信号是所述第三分频信号《未公开》 | 对比文件全文未提及对分频信号进行再次分频以生成更低频率信号，并以此作为感测信号。 | 目标专利的该特征描述了一种嵌套分频结构：第一分频信号被进一步分频产生第三分频信号，而相位检测使用的是这个更低频率的第三分频信号。对比文件仅涉及对输入时钟脉冲的吞没，以实现基本同步，并未公开任何多级分频的结构，也未提及使用分频链中某一级的输出作为相位检测的感测信号。本领域技术人员无法从对比文件的内容中直接或通过合理推理得出该具体技术方案。因此，技术特征I未被公开。 |
| 技术特征J：以及第四分频器，被配置为对所述第二分频信号进行分频以生成第四分频信号，其中所述第二感测信号是所述第四分频信号。《未公开》 | 对比文件全文未提及对分频信号进行再次分频以生成更低频率信号，并以此作为感测信号。 | 与技术特征I同理，该特征描述了在第二路径上的嵌套分频结构。对比文件完全没有涉及此类多级分频配置。因此，技术特征J未被公开。 |
| 技术特征K：其中所述第二脉冲抑制电路被配置为响应于所述第二触发信号而将所述第一分频信号的脉冲抑制至少一个周期以调节所述第三分频信号的相位。《未公开》 | 对比文件全文未提及“第二脉冲抑制电路”、“第二触发信号”、“第一分频信号”以及“第三分频信号”之间的这种关系。 | 该特征依赖于技术特征I、J和F中部分内容的实现，涉及对中间级分频信号（第一分频信号）进行脉冲抑制以调节更下级分频信号（第三分频信号）的相位。对比文件仅公开了对原始输入时钟的脉冲抑制，没有涉及如此复杂的分层级联调节机制。因此，技术特征K未被公开。 |
| 技术特征L：进一步包括：第三脉冲抑制电路，耦合到所述相位检测电路，其中所述相位检测电路被配置为如果所述第一感测信号和所述第二感测信号异相则生成第三触发信号，并且其中所述第三脉冲抑制电路被配置为响应于所述第三触发信号而将所述第二周期信号的脉冲抑制至少一个周期以调节所述第二分频信号的相位。《未公开》 | 对比文件全文未提及“第三脉冲抑制电路”、“第三触发信号”以及针对“第二周期信号”的此类操作。 | 该特征与技术特征F类似，但指定了另一个独立的脉冲抑制电路（第三）和触发信号（第三）来抑制第二周期信号。对比文件仅描述了一个脉冲吞没器作用于一条时钟路径。虽然可以推理系统可能有多个部分需要同步，但对比文件并未具体公开为同一条时钟路径（第二周期信号）配置多个触发信号和脉冲抑制电路的具体方案。因此，技术特征L未被公开。 |
| 技术特征M：进一步包括：第四脉冲抑制电路，耦合到所述相位检测电路，其中所述相位检测电路被配置为如果所述第一感测信号和所述第二感测信号异相则生成第四触发信号，并且其中所述第四脉冲抑制电路被配置为响应于所述第四触发信号而将所述第二分频信号的脉冲抑制至少一个周期以调节所述第四分频信号的相位。《未公开》 | 对比文件全文未提及“第四脉冲抑制电路”、“第四触发信号”、“第二分频信号”以及“第四分频信号”。 | 该特征涉及对第二分频信号（即分频器输出）本身的脉冲抑制，以调节进一步分频后得到的第四分频信号的相位。这同样依赖于多级分频结构（特征J）和对中间信号的脉冲抑制。对比文件完全没有公开此类构思。因此，技术特征M未被公开。 |
| 技术特征N：进一步包括：第三分频器，被配置为对所述第一分频信号进行分频以生成第三分频信号，其中所述第一感测信号是所述第三分频信号的缓冲版本《未公开》 | 对比文件全文未提及对分频信号进行再次分频以生成更低频率信号。 | 该特征与技术特征I本质相同，只是感测信号是第三分频信号的缓冲版本。由于对比文件未公开多级分频结构，因此无论感测信号是直接信号还是缓冲版本，该特征都未被公开。 |
| 技术特征O：以及第四分频器，被配置为对所述第二分频信号进行分频以生成第四分频信号，其中所述第二感测信号是所述第四分频信号的缓冲版本。《未公开》 | 对比文件全文未提及对分频信号进行再次分频以生成更低频率信号。 | 该特征与技术特征J本质相同。由于对比文件未公开多级分频结构，因此该特征未被公开。 |
| 技术特征P：进一步包括：第三电路路径，具有被配置为对第三周期信号进行分频以生成第三分频信号的第三分频器，其中所述相位检测电路进一步耦合到所述第三电路路径并且进一步被配置为：比较基于所述第三分频信号的第三感测信号的相位与所述第一感测信号或所述第二感测信号的相位《隐含公开》 | 说明书第[0002]段：“All parts of the system must begin their machine cycles on the same cycle in order for the system to function synchronously.” | 目标专利该特征扩展至同步三个或更多电路路径。对比文件[0002]段明确指出，系统的“所有部分（All parts）”必须同步。这从原理上隐含了同步两个以上部分的需求。本领域技术人员基于脉冲吞没器用于同步系统“一部分”的教导，可以合理推断，为了同步三个或更多部分（即更多电路路径），需要将相位检测电路耦合到更多的路径，并比较更多感测信号之间的相位。因此，技术特征P被隐含公开。 |
| 技术特征Q：以及如果所述第三感测信号与所述第一感测信号或所述第二感测信号分别异相，则生成第二触发信号《隐含公开》 | 结合对技术特征D和P的论述。 | 目标专利中，当检测到新的（第三）路径信号与参考路径信号异相时，生成相应的（第二）触发信号。基于技术特征P的隐含公开，扩展至多路径同步时，必然需要为每个需要调节的路径生成相应的触发信号。因此，本领域技术人员可以合理推断，如果第三感测信号与参考信号（第一或第二感测信号）异相，相位检测电路会生成一个针对第三路径的触发信号（可称为第二触发信号，以区别于针对第一路径的第一触发信号）。技术特征Q被隐含公开。 |
| 技术特征R：以及第二脉冲抑制电路，耦合到所述相位检测电路，并且被配置为响应于所述第二触发信号而将所述第三周期信号的脉冲抑制至少一个周期以调节所述第三分频信号的相位。《隐含公开》 | 结合对技术特征E和Q的论述。 | 目标专利中，为第三电路路径配置了第二脉冲抑制电路，响应第二触发信号抑制第三周期信号。基于技术特征E（脉冲抑制功能被直接公开）和技术特征Q（为第三路径生成触发信号被隐含公开）的论述，本领域技术人员可以合理推断，要实现第三路径的同步，需要为第三路径配置一个类似的脉冲抑制电路（第二脉冲抑制电路），并使其响应针对该路径的触发信号（第二触发信号）来抑制其输入时钟（第三周期信号）。因此，技术特征R被隐含公开。 |
| 技术特征S：其中所述第一脉冲抑制电路包括：多个延迟触发器和与所述多个延迟触发器的输出对接的第一组合逻辑，用以基于所述第一周期信号和所述第一触发信号来生成门控脉冲《直接公开》 | 说明书第[0007]段：“The logical circuitry includes two bistable circuits; ... Each bistable circuit has a data input and one data output.” 图4：展示了触发器48 (first bistable) 和 49 (second bistable)。第[0008]段：“The first bistable circuit is a D-type flip-flop...” | 目标专利描述了脉冲抑制电路的具体实现，包括多个延迟触发器（D触发器）和第一组合逻辑。对比文件图4的脉冲吞没器41明确包含了两个双稳态电路（即触发器48和49），这对应于“多个延迟触发器”。说明书[0007]段描述了这两个触发器的连接关系。触发器48和49的 outputs (Q1, Q2, QB2) 通过内部连接（如图5中AND-OR-INVERT门61,62等）相互作用，这些内部逻辑可以被视为用于生成控制门控脉冲的“第一组合逻辑”。因此，技术特征S被对比文件直接公开。 |
| 技术特征T：以及第二组合逻辑，与所述第一组合逻辑的输出和所述第一周期信号对接，并且被配置为基于所述门控脉冲来将所述第一周期信号的所述脉冲抑制所述至少一个周期。《直接公开》 | 说明书图4：展示了反相器46和或非门47。第[0010]段：“...except for the delay introduced by inverter 13 and NOR gate 14...” 第[0012]段：“...the output of NOR gate 14 remains low even after the input clock signal goes high. ... Thus one entire clock pulse has been swallowed...” | 目标专利的第二组合逻辑基于门控脉冲对第一周期信号进行门控以抑制脉冲。对比文件图4中，反相器46和或非门47串联在时钟信号路径中。或非门47的一个输入接收来自触发器49 Q2输出的信号（该信号相当于门控脉冲），另一个输入接收经过反相器46的时钟信号。当Q2为高时，或非门47输出被强制为低，从而吞没（抑制）输出时钟脉冲（见[0012]段）。反相器46和或非门47共同构成了“第二组合逻辑”，其功能正是基于触发器输出的信号（门控脉冲）来抑制输入时钟脉冲。因此，技术特征T被直接公开。 |
| 技术特征U：其中所述相位检测电路包括：异或逻辑，被配置为接收所述第一感测信号和所述第二感测信号《未公开》 | 对比文件全文未提及使用异或（XOR）逻辑进行相位检测。 | 目标专利具体限定了相位检测电路的一种实现方式，即包含异或逻辑。对比文件没有描述相位检测电路的具体构成，仅提及响应“吞没信号”。虽然异或门是数字相位检测的常见手段之一，但对比文件并未公开或暗示使用异或逻辑。本领域技术人员无法从对比文件中直接或隐含地得出相位检测电路必然包含异或逻辑。因此，技术特征U未被公开。 |
| 技术特征V：一个或多个低通滤波器，耦合到所述异或逻辑《未公开》 | 对比文件全文未提及低通滤波器。 | 该特征依赖于技术特征U（异或逻辑）的存在，并进一步限定了耦合低通滤波器以将异或输出转换为直流电平。对比文件完全没有涉及此类模拟处理电路。因此，技术特征V未被公开。 |
| 技术特征W：以及一个或多个比较器，耦合到所述一个或多个低通滤波器，并且被配置为生成所述相位检测电路的包括所述第一触发信号的一个或多个输出。《未公开》 | 对比文件全文未提及比较器。 | 该特征进一步限定了使用比较器来生成数字触发信号。对比文件没有描述此类结构。因此，技术特征W未被公开。 |
| 技术特征X：其中所述相位检测电路被配置为如果所述装置被复位或电力循环则比较所述第一感测信号的相位和所述第二感测信号的相位。《隐含公开》 | 说明书未明确提及“复位或电力循环”。但[0002]段提到脉冲吞没器“while the system is running”（在系统运行时）实现同步。 | 目标专利限定了相位比较和同步操作在装置复位或电力循环后执行。对比文件[0002]段指出脉冲吞没器能在系统“运行时（while the system is running）”实现同步，这隐含了同步操作不是持续进行的，而是在特定时机触发，例如系统启动、复位或检测到失步时。本领域技术人员可以合理推断，在数字系统上电、复位或电力循环后，各分频器可能处于随机相位状态，此时需要进行初始同步。因此，将相位检测和同步操作配置在复位或电力循环后触发，是符合对比文件教导的常规设计选择。技术特征X被隐含公开。 |
| 技术特征Y：其中：所述第一分频器包括被配置为生成所述第一分频信号的同相版本和正交版本的第一同相/正交分频器《未公开》 | 对比文件全文未提及同相（I）和正交（Q）信号，也未提及I/Q分频器。 | 目标专利该特征限定了分频器为I/Q分频器，能生成同相和正交两路输出，这是无线通信射频电路中生成LO信号的特定需求。对比文件涉及通用的数字系统时钟同步，其时钟信号是单端的或差分的，但完全没有涉及需要生成相位相差90度的同相和正交信号的I/Q分频器结构。因此，技术特征Y未被公开。 |
| 技术特征Z：以及所述第二分频器包括被配置为生成所述第二分频信号的同相版本和正交版本的第二同相/正交分频器。《未公开》 | 对比文件全文未提及同相（I）和正交（Q）信号，也未提及I/Q分频器。 | 与技术特征Y同理，对比文件未公开任何与I/Q分频器相关的内容。因此，技术特征Z未被公开。 |
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