对比文件名称：发明申请_US20040095121A1 POWER CONVERTER CIRCUITRY AND METHOD
目标专利名称：用于使用脉冲吞没技术使分频器同步的方法和装置
模型名称：gpt-4
## 特征比对表格 ##
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：具有被配置为对第一周期信号进行分频以生成第一分频信号的第一分频器<br>**判断结果**：《隐含公开》 | 第[0183]段：“...a ring oscillator includes inverters 301-1 through 301-15 connected in series...The output signal of the ring oscillator is divided by eight in divided-by-eight circuit 305...”<br>第[0209]段：“...a ring oscillator having inverter stages and taps...” | 对比文件公开了环形振荡器（生成周期信号）以及分频器电路（例如除以8电路305）。分频器是对输入周期信号（如振荡器输出）进行分频以生成较低频率信号的标准电路。虽然对比文件中的分频器主要用于频率合成以生成PWM参考，而非用于同步多个并行路径，但“被配置为对周期信号进行分频以生成分频信号的分频器”这一基本技术特征已被公开。本领域技术人员能够毫无疑义地从对比文件得出存在这样的分频器部件。因此，该技术特征被隐含公开。 |
| **技术特征B**：具有被配置为对第二周期信号进行分频以生成第二分频信号的第二分频器<br>**判断结果**：《未公开》 | （未找到明确对应第二独立分频器的描述） | 对比文件描述的分频器（如电路305）通常是单个的，用于处理来自单个振荡器路径的信号以生成一个分频信号。虽然对比文件可能涉及多个电源输出的控制，但其技术方案的核心是单个时间基准（如环形振荡器或计数器）通过选择不同相位点来生成多个PWM信号，而不是为两个独立的电路路径配备两个独立的分频器来分别处理两个独立的周期信号。目标专利中具有独立第一和第二分频器的“第一电路路径”和“第二电路路径”的并行架构未被公开。 |
| **技术特征C**：耦合到所述第一电路路径和所述第二电路路径，并且被配置为：比较基于所述第一分频信号的第一感测信号的相位和基于所述第二分频信号的第二感测信号的相位<br>**判断结果**：《未公开》 | （未找到明确比较两个独立分频器输出相位的描述） | 对比文件公开了相位比较，例如图3中的相位比较器306，但它比较的是分频器输出（来自单个振荡器路径）与固定参考时钟（如晶体振荡器302）的相位，目的是锁定振荡器频率。这不同于目标专利中比较两个独立电路路径中两个独立分频器输出的相位，以检测它们之间的相对相位差（如同相或异相）用于同步目的。对比文件未公开这种在两个并行分频器输出之间进行的相位比较。 |
| **技术特征D**：以及如果所述第一感测信号和所述第二感测信号异相，则生成第一触发信号<br>**判断结果**：《未公开》 | （未找到基于两个分频器输出异相而生成触发信号的描述） | 如特征C所述，对比文件中的相位检测用于频率锁定，而非检测两个独立分频器输出的异相条件。因此，基于此类异相检测生成触发信号的技术特征未被公开。 |
| **技术特征E**：耦合到所述相位检测电路，并且被配置为响应于所述第一触发信号而将所述第一周期信号的脉冲抑制至少一个周期以调节所述第一分频信号的相位<br>**判断结果**：《未公开》 | （未找到响应于相位比较触发信号而抑制输入时钟脉冲以调节分频器相位的描述） | 对比文件详细描述了脉冲宽度调制（PWM）技术，通过选择环形振荡器的不同抽头或使用计数器/比较器来生成具有特定宽度的脉冲。其中涉及“脉冲吞没”或“脉冲抑制”的提及（例如第[0243]段“uniform pulse swallowing technique”）是在频谱扩展的上下文中，用于轻微改变时钟频率以降低EMI，而不是用于响应相位检测触发信号来抑制特定分频器的输入时钟脉冲，以翻转或调节该分频器输出相位从而实现与另一个分频器的同步。目标专利中用于相位同步的特定脉冲抑制机制未被公开。 |
| **技术特征F**：耦合到所述相位检测电路，其中所述相位检测电路被配置为：如果所述第一感测信号和所述第二感测信号异相则生成第二触发信号，并且其中所述第二脉冲抑制电路被配置为：响应于所述第二触发信号，而抑制所述第二周期信号的脉冲至少一个周期，以调节所述第二分频信号的相位。<br>**判断结果**：《未公开》 | （未找到对应描述） | 由于特征C、D、E所依赖的核心概念（比较两个分频器相位并触发脉冲抑制以调节相位）未被公开，因此这一扩展特征（为第二路径提供类似的触发和抑制机制）自然也未被公开。 |
| **技术特征G**：其中所述第一感测信号是所述第一分频信号，并且其中所述第二感测信号是所述第二分频信号。<br>**判断结果**：《未公开》 | （未找到对应描述） | 该特征限定了用于相位比较的信号直接是分频器输出。由于对比文件未公开目标专利类型的在两个分频器输出之间进行的相位比较（特征C），因此这一具体限定也未被公开。 |
| **技术特征H**：其中所述第一感测信号是所述第一分频信号的缓冲版本，并且其中所述第二感测信号是所述第二分频信号的缓冲版本。<br>**判断结果**：《未公开》 | （未找到对应描述） | 同上，由于核心的相位比较架构未被公开，这一关于感测信号是缓冲版本的限定也未被公开。 |
| **技术特征I**：进一步包括：第三分频器，被配置为对所述第一分频信号进行分频以生成第三分频信号，其中所述第一感测信号是所述第三分频信号<br>**判断结果**：《未公开》 | （未找到对应描述） | 对比文件未公开对第一分频器的输出进行再次分频以生成用于相位检测的更低频率信号的架构。 |
| **技术特征J**：以及第四分频器，被配置为对所述第二分频信号进行分频以生成第四分频信号，其中所述第二感测信号是所述第四分频信号。<br>**判断结果**：《未公开》 | （未找到对应描述） | 同上，对比文件未公开此类级联分频器架构用于相位检测。 |
| **技术特征K**：其中所述第二脉冲抑制电路被配置为响应于所述第二触发信号而将所述第一分频信号的脉冲抑制至少一个周期以调节所述第三分频信号的相位。<br>**判断结果**：《未公开》 | （未找到对应描述） | 对比文件未公开此类复杂的、针对级联分频器中不同级别信号的脉冲抑制机制。 |
| **技术特征L**：进一步包括：第三脉冲抑制电路，耦合到所述相位检测电路，其中所述相位检测电路被配置为如果所述第一感测信号和所述第二感测信号异相则生成第三触发信号，并且其中所述第三脉冲抑制电路被配置为响应于所述第三触发信号而将所述第二周期信号的脉冲抑制至少一个周期以调节所述第二分频信号的相位。<br>**判断结果**：《未公开》 | （未找到对应描述） | 对比文件未公开为多个路径配置多个脉冲抑制电路的同步系统。 |
| **技术特征M**：进一步包括：第四脉冲抑制电路，耦合到所述相位检测电路，其中所述相位检测电路被配置为如果所述第一感测信号和所述第二感测信号异相则生成第四触发信号，并且其中所述第四脉冲抑制电路被配置为响应于所述第四触发信号而将所述第二分频信号的脉冲抑制至少一个周期以调节所述第四分频信号的相位。<br>**判断结果**：《未公开》 | （未找到对应描述） | 同上，对比文件未公开此类复杂配置。 |
| **技术特征N**：进一步包括：第三分频器，被配置为对所述第一分频信号进行分频以生成第三分频信号，其中所述第一感测信号是所述第三分频信号的缓冲版本<br>**判断结果**：《未公开》 | （未找到对应描述） | 对比文件未公开级联分频器加缓冲的架构用于相位检测。 |
| **技术特征O**：以及第四分频器，被配置为对所述第二分频信号进行分频以生成第四分频信号，其中所述第二感测信号是所述第四分频信号的缓冲版本。<br>**判断结果**：《未公开》 | （未找到对应描述） | 同上，对比文件未公开此架构。 |
| **技术特征P**：进一步包括：第三电路路径，具有被配置为对第三周期信号进行分频以生成第三分频信号的第三分频器，其中所述相位检测电路进一步耦合到所述第三电路路径并且进一步被配置为：比较基于所述第三分频信号的第三感测信号的相位与所述第一感测信号或所述第二感测信号的相位<br>**判断结果**：《未公开》 | （未找到对应描述） | 对比文件未公开扩展到两个以上独立分频器路径的相位同步系统。 |
| **技术特征Q**：以及如果所述第三感测信号与所述第一感测信号或所述第二感测信号分别异相，则生成第二触发信号<br>**判断结果**：《未公开》 | （未找到对应描述） | 由于多路径相位比较架构未被公开，此触发信号生成特征也未被公开。 |
| **技术特征R**：以及第二脉冲抑制电路，耦合到所述相位检测电路，并且被配置为响应于所述第二触发信号而将所述第三周期信号的脉冲抑制至少一个周期以调节所述第三分频信号的相位。<br>**判断结果**：《未公开》 | （未找到对应描述） | 对比文件未公开为第三路径配置的脉冲抑制机制。 |
| **技术特征S**：其中所述第一脉冲抑制电路包括：多个延迟触发器和与所述多个延迟触发器的输出对接的第一组合逻辑，用以基于所述第一周期信号和所述第一触发信号来生成门控脉冲<br>**判断结果**：《未公开》 | （未找到对应描述） | 对比文件未公开目标专利图7所示的具体脉冲吞没电路实现细节，该电路使用D触发器、与非门、或非门等来生成门控脉冲。 |
| **技术特征T**：以及第二组合逻辑，与所述第一组合逻辑的输出和所述第一周期信号对接，并且被配置为基于所述门控脉冲来将所述第一周期信号的所述脉冲抑制所述至少一个周期。<br>**判断结果**：《未公开》 | （未找到对应描述） | 同上，对比文件未公开此具体的时钟门控逻辑电路。 |
| **技术特征U**：其中所述相位检测电路包括：异或逻辑，被配置为接收所述第一感测信号和所述第二感测信号<br>**判断结果**：《隐含公开》 | 第[0186]段：“Exclusive OR gate 309 will have a high output whenever its inputs are different.”<br>第[0208]段：“...exclusive OR gate 63...” | 对比文件公开了使用异或（XOR）门作为相位检测元件的一部分。在图3和图6的电路中，XOR门用于比较两个信号（来自环形振荡器的不同抽头），当输入不同（即存在相位差）时输出高电平。虽然该XOR门在对比文件中用于生成PWM波形，而非专门用于检测两个独立分频器输出的同相/异相，但“异或逻辑，被配置为接收两个感测信号”这一基本技术特征已被公开。本领域技术人员能够理解XOR门可用于比较两个数字信号的相位。因此，该特征被隐含公开。 |
| **技术特征V**：一个或多个低通滤波器，耦合到所述异或逻辑<br>**判断结果**：《未公开》 | （未找到将低通滤波器耦合到异或门用于相位检测的描述） | 对比文件中XOR门的输出直接用于生成PWM脉冲或控制其他逻辑，未描述在其输出后连接低通滤波器以将相位差信息转换为直流电平进行进一步处理。目标专利图8中的低通滤波器是用于模拟相位检测电路的一部分，未被公开。 |
| **技术特征W**：以及一个或多个比较器，耦合到所述一个或多个低通滤波器，并且被配置为生成所述相位检测电路的包括所述第一触发信号的一个或多个输出。<br>**判断结果**：《未公开》 | （未找到对应描述） | 对比文件未公开使用比较器对低通滤波器输出的直流电平进行阈值比较以生成数字触发信号的相位检测电路结构。 |
| **技术特征X**：其中所述相位检测电路被配置为如果所述装置被复位或电力循环则比较所述第一感测信号的相位和所述第二感测信号的相位。<br>**判断结果**：《未公开》 | （未找到对应描述） | 对比文件未公开相位检测操作仅在复位或上电循环时执行的限定。 |
| **技术特征Y**：其中：所述第一分频器包括被配置为生成所述第一分频信号的同相版本和正交版本的第一同相/正交分频器<br>**判断结果**：《未公开》 | （未找到对应描述） | 对比文件未公开生成同相（I）和正交（Q）版本信号的分频器（I/Q分频器）。 |
| **技术特征Z**：以及所述第二分频器包括被配置为生成所述第二分频信号的同相版本和正交版本的第二同相/正交分频器。<br>**判断结果**：《未公开》 | （未找到对应描述） | 同上，对比文件未公开I/Q分频器。 |
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