**对比文件名称**：发明公开_CN104637517A 用于SRAM写入辅助的负位线升压方案
**目标专利名称**：US2017/0040267A1 自适应负位线写入辅助
**模型名称**：GPT-4
## 特征比对表格 ##
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：其包括：位线对<br>**公开性判断**：《直接公开》 | 说明书第[0038]段：“…位线（BL/BLB）…”；图1、图2等均示出了位线BL和互补位线BLB。 | 对比文件明确公开了SRAM中使用的位线对（BL和BLB），这与目标专利中用于存取存储器单元的位线对作用相同，均为传输数据信号。因此，技术特征A被直接公开。 |
| **技术特征B**：写入辅助电路，包含：电容器，具有耦合到负位线升压端子的第一端子以用于将负位线升压提供到所述位线对中的放电位线<br>**公开性判断**：《直接公开》 | 说明书第[0040]段：“…电容器C1…驱动节点1从接地（低）升压至负值。该负电压被提供给位线（BL/BLB）…”；图1、图2中电容器C1的一端连接至节点1（即负位线升压端子/位线电压节点）。 | 对比文件公开了电容器C1，其第一端子连接至节点1（即负位线升压端子），用于在写入操作期间将负电压（负位线升压）提供到位线（BL/BLB中的放电位线）。其作用与目标专利相同，用于生成负位线升压以辅助写入。因此，技术特征B被直接公开。 |
| **技术特征C**：第一反相器，具有耦合到所述电容器的第二端子的输出，所述反相器具有接地端子<br>**公开性判断**：《未公开》 | 说明书第[0040]段描述了升压信号的产生逻辑16可以是“与反相器串联的延迟元件”。图1、图2中，电容器C1的第二端子通过延迟元件（如第三延迟元件142）连接到开关晶体管N1的栅极（节点18），而非直接由一个反相器的输出驱动。 | 目标专利中的“第一反相器”（对应图1中的反相器120）是一个具有明确接地端子的独立反相器，其输出直接驱动电容器的第二端子，用于在升压起始阶段将电容器第二端子拉低。对比文件中，电容器C1的第二端子是通过延迟元件连接到开关晶体管N1的栅极，并由升压信号（可能经过反相）控制，但未公开一个具有接地端子且输出专门驱动电容器第二端子的反相器结构。两者电路结构和工作原理不同。因此，技术特征C未被公开。 |
| **技术特征D**：开关，耦合于所述接地端子与接地之间，所述开关被配置成响应于升压跟踪信号的确证而断开以使得所述电容器的所述第二端子浮置以终止所述放电位线的所述负位线升压<br>**公开性判断**：《未公开》 | 说明书第[0040]段：“升压信号…使晶体管N1导通并使电容器C1充电。当升压信号较高时，节点1也通过开关晶体管N1接地。在延迟之后，升压信号降低，其使晶体管N1截止，并且同时引起电容器C1放电，这驱动节点1从接地（低）升压至负值。” | 对比文件中的开关晶体管N1耦合在节点1（相当于负位线升压端子）和接地之间，其作用是：在升压信号为高时导通，将节点1接地（为电容器充电）；在升压信号变低时截止，启动负升压。其开关动作是为了**起始**负升压。而目标专利中的开关（图1中的M2）是耦合在反相器接地端子与地之间，响应于“升压跟踪信号”而断开，目的是使电容器第二端子浮置以**终止**负升压。两者开关的位置、控制信号及所起的作用（起始 vs 终止升压）均不同。因此，技术特征D未被公开。 |
| **技术特征E**：多个虚设存储器单元，并联耦合于一对虚设位线之间，所述多个虚设存储器单元被配置成电模型化对通过一对存取晶体管耦合到所述位线对的存储器单元的写入操作<br>**公开性判断**：《未公开》 | 说明书第[0046]、[0050]段提到了“伪位线”和“伪写入驱动跟踪电路”，以及“检测器…检测伪位线在高和低之间的转换”。未提及任何具有交叉耦合反相器、存取晶体管的“虚设存储器单元”结构。 | 目标专利的核心在于使用 **“多个虚设存储器单元”** （如图4所示的SRAM单元结构，包含交叉耦合反相器和存取晶体管）来精确电模型化（emulate）对实际存储器单元的写入操作，特别是模拟其内部节点翻转的动态过程。对比文件仅公开了“伪位线”和检测其电压转换的电路，这是一种简单的信号延迟跟踪，并未公开使用完整的、模拟实际SRAM单元内部结构的“虚设存储器单元”来模型化写入操作。两者技术手段本质不同。因此，技术特征E未被公开。 |
| **技术特征F**：以及写入检测电路，被配置成响应于对所述多个虚设存储器单元的所述模型化写入操作的完成而确证所述升压跟踪信号。<br>**公开性判断**：《未公开》 | 说明书第[0046]段：“检测器120，在示例性实施例中检测器120为反相器（INV4）。” 该检测器用于检测伪位线（节点2）的电压转换。 | 目标专利的“写入检测电路”（如图2）是专门设计用于响应于 **“虚设存储器单元输出信号q的二进制转变”** （即模型化写入操作完成）来产生升压跟踪信号。对比文件的检测器120仅检测“伪位线”的电压高低转换，该伪位线由伪写入驱动器直接驱动，并非响应于一个模拟单元内部完成状态翻转的信号。两者的检测对象和触发逻辑不同。因此，技术特征F未被公开。 |
| **技术特征G**：其进一步包括：字线，被配置成针对所述存取晶体管中的每一个而驱动栅极<br>**公开性判断**：《未公开》 | 对比文件全文未提及“字线”（Word Line, WL）这一用于控制SRAM单元存取晶体管的核心信号。 | 目标专利明确包括了用于驱动实际存储器单元存取晶体管栅极的字线（WL），这是SRAM阵列进行行列寻址的标准组成部分。对比文件的方案聚焦于位线驱动和升压电路，并未描述或需要涉及字线及其时序。因此，技术特征G未被公开。 |
| **技术特征H**：一对虚设位线，被配置成电模型化一对位线<br>**公开性判断**：《隐含公开》 | 说明书第[0046]段：“升压电路102包括在标记为节点2的节点处连接至伪写入驱动跟踪电路110（也称为伪写入驱动器）的复（duplicate）（或伪）位线105。” | 对比文件公开了“伪位线”（duplicate bit line），其目的是模拟或跟踪真实位线的行为。虽然未明确说明是“一对”虚设位线（通常为BL和BLB），但本领域技术人员可以理解，为了准确模拟差分操作的SRAM位线对，使用一对互补的伪位线是常见且合理的扩展。因此，可以认为对比文件隐含公开了用于模型化一对位线的一对虚设位线。 |
| **技术特征I**：以及虚设字线，被配置成电模型化所述存储器字线的字线出现时间，其中所述多个虚设存储器单元包含一对虚设存取晶体管，所述存取晶体管被配置成使其栅极由所述虚设字线驱动以耦合到所述虚设存储器单元从而耦合到所述一对虚设位线。<br>**公开性判断**：《未公开》 | 对比文件全文未提及“虚设字线”（Dummy Word Line）或任何用于模拟字线时序（字线出现时间）的电路。 | 目标专利中“虚设字线”（DWL）是关键组件，用于精确模拟真实字线的开启时序（字线出现时间），从而使得虚设存储器单元的写入操作与实际单元同步。对比文件完全没有涉及对字线时序的建模。因此，技术特征I未被公开。 |
| **技术特征J**：其中所述虚设存储器单元包含一对交叉耦合的反相器，且其中所述交叉耦合的反相器中的一个被配置成驱动虚设存储器单元输出信号<br>**公开性判断**：《未公开》 | 无相关描述。 | 对比文件未公开任何具有“交叉耦合的反相器”结构的虚设存储器单元，更不用说由其驱动输出信号。这是目标专利虚设单元的核心物理结构，用于精确模拟真实SRAM单元。因此，技术特征J未被公开。 |
| **技术特征K**：并且其中写入检测信号被配置成响应于所述虚设存储器单元输出信号的二进制转变而确证所述升压跟踪信号。<br>**公开性判断**：《未公开》 | 无相关描述。 | 如特征F所述，目标专利的升压跟踪信号响应于虚设存储器单元内部节点（Q）的二进制转变。对比文件的升压信号响应于伪位线的电压转换，两者机制不同。因此，技术特征K未被公开。 |
| **技术特征L**：其中所述写入检测电路包含被配置成输出所述虚设存储器单元输出信号的延迟版本和补充虚设存储器单元输出信号的延迟版本的反相器的串联链。<br>**公开性判断**：《未公开》 | 无相关描述。 | 目标专利图2的写入检测电路200包含由反相器220、225、230、240等组成的串联链，用于生成延迟信号。对比文件的检测电路（如检测器INV4和延迟元件130）结构不同，且并非处理来自虚设存储器单元的输出信号。因此，技术特征L未被公开。 |
| **技术特征M**：其中所述写入检测电路包含被配置成响应于所述虚设存储器单元输出信号的确证而接通的第一反相器和被配置成响应于补充虚设存储器输出信号的确证而断开的第二反相器。<br>**公开性判断**：《未公开》 | 无相关描述。 | 该特征描述了目标专利图2中基于q和qb信号控制反相器201、205供电路径的具体电路。对比文件无对应电路。因此，技术特征M未被公开。 |
| **技术特征N**：其中所述写入检测电路包含被配置成锁存所述升压跟踪信号的锁存器。<br>**公开性判断**：《未公开》 | 无相关描述。 | 目标专利图2中包含由反相器210和215构成的锁存器，用于锁存升压跟踪信号130。对比文件未公开任何用于锁存升压相关信号的锁存器结构。因此，技术特征N未被公开。 |
| **技术特征O**：其中所述写入检测电路被配置成响应于字线复位信号的确证而将所述升压跟踪信号充电到电源电压。<br>**公开性判断**：《未公开》 | 无相关描述。 | 目标专利中字线复位信号用于在写入操作后复位升压跟踪信号。对比文件无“字线复位信号”概念及相关电路。因此，技术特征O未被公开。 |
| **技术特征P**：其中所述锁存器包含具有耦合到开关的锁存器接地端子的反相器，所述开关被配置成响应于字线复位信号的确证而将所述锁存器接地端子耦合到接地。<br>**公开性判断**：《未公开》 | 无相关描述。 | 这是对目标专利锁存器（图2中反相器215）供电控制的具体电路描述，对比文件无对应内容。因此，技术特征P未被公开。 |
| **技术特征Q**：其中所述升压跟踪信号为低态有效信号，且其中写入检测信号被配置成在其确证期间使所述升压跟踪信号接地。<br>**公开性判断**：《隐含公开》 | 说明书第[0046]段：“…反相器INV4输出逻辑高。通过第一延迟元件130延迟来自INV4的输出信号，然后再次反相以提供升压信号…”；图2中升压信号控制晶体管N1的关断。虽然未明确说明升压跟踪信号的电平，但升压信号的有效动作（使N1关断）是低电平。 | 对比文件中，检测器INV4检测到伪位线转换后，经过延迟和反相产生“升压信号”。该信号用于关断开关晶体管N1（图2）。在数字电路中，通常低电平有效信号用于关断NMOS晶体管。虽然对比文件未明确声明“低态有效”，但本领域技术人员根据电路工作原理（信号变低使N1截止）可以合理推断其升压信号在有效时（启动升压）为低电平。目标专利的升压跟踪信号130也是低电平有效（确证时接地）。两者都是低电平有效的控制信号。因此，可以认为技术特征Q被隐含公开。 |
| **技术特征R**：其包括：在对通过一对位线存取的存储器单元的写入操作期间，将所述位线中的放电位线耦合到充电电容器的第一端子，同时所述充电电容器的第二端子耦合到接地以开始所述放电位线的负位线升压操作<br>**公开性判断**：《直接公开》 | 说明书第[0040]段：“当升压信号较高时，节点1也通过开关晶体管N1接地…升压信号降低，其使晶体管N1截止，并且同时引起电容器C1放电，这驱动节点1从接地（低）升压至负值。该负电压被提供给位线（BL/BLB）”。 | 对比文件公开了在写入操作期间，通过开关晶体管N1将节点1（相当于充电电容器的第一端子/负位线升压端子）接地，当升压信号变低使N1截止时，电容器C1放电，开始对位线（BL/BLB中的放电位线）的负升压操作。其步骤与目标专利特征R描述一致。因此，技术特征R被直接公开。 |
| **技术特征S**：响应于对所述存储器单元的所述写入操作的起始，确定对至少一个虚设存储器单元的写入操作何时完成<br>**公开性判断**：《未公开》 | 说明书第[0046]段：“在写入操作过程中，写入使能信号升高…通过检测器120检测出节点2从高转变到低。” | 对比文件通过检测“伪位线”（节点2）的电压转换来“确定”一个事件，但这个事件是伪写入驱动器驱动伪位线产生的电平跳变，并非基于 **“对至少一个虚设存储器单元的写入操作何时完成”** 的判断。目标专利的“完成”是指虚设SRAM单元内部数据节点被成功翻转。两者确定的基础和对象不同。因此，技术特征S未被公开。 |
| **技术特征T**：以及响应于对所述至少一个虚设存储器单元的所述写入操作完成的所述确定而使所述第二端子浮置以终止所述负位线升压操作，其中所述确定所述写入操作何时完成使用并联耦合于一对虚设位线之间的多个虚设存储器单元。<br>**公开性判断**：《未公开》 | 无相关描述。 | 目标专利的终止操作（使电容器第二端子浮置）是基于对虚设存储器单元写入操作完成的确定，并使用特定的虚设单元结构。对比文件没有公开基于此类确定的终止机制，其升压的结束依赖于写入使能信号的结束（见图2A时序图，T6后升压信号恢复）。因此，技术特征T未被公开。 |
| **技术特征U**：其中使所述电容器的所述第二端子浮置包括对于耦合到所述电容器的所述第二端子的反相器而使接地端子与接地分离。<br>**公开性判断**：《未公开》 | 无相关描述。 | 这是目标专利特有的终止升压的电路实现方式，通过断开反相器（图1中反相器120）的接地开关M2来实现。对比文件中没有对应的反相器接地端子分离的结构。因此，技术特征U未被公开。 |
| **技术特征V**：其中确定对所述至少一个虚设存储器单元的所述写入操作何时完成包含使用虚设字线模型化字线出现周期。<br>**公开性判断**：《未公开》 | 无相关描述。 | 对比文件未使用虚设字线，也未涉及对字线出现时间的模型化。因此，技术特征V未被公开。 |
| **技术特征W**：其中确定对所述至少一个虚设存储器单元的所述写入操作何时完成包含加载所述一对虚设位线以匹配所述一对位线的电容负载。<br>**公开性判断**：《隐含公开》 | 说明书第[0046]段提到了“伪位线”（duplicate bit line）。本领域技术人员知晓，为了使跟踪电路准确模拟真实位线的行为，通常会考虑负载匹配。 | 虽然对比文件未明确描述加载虚设位线以匹配电容负载，但使用“伪位线”（duplicate bit line）这一概念本身，就隐含了其设计目的是复制或模拟真实位线的特性，包括其负载。这是本领域为了获得准确跟踪结果的常规设计考虑。因此，可以认为技术特征W被隐含公开。 |
| **技术特征X**：其中确定对所述至少一个虚设存储器单元的所述写入操作何时完成包括检测来自至少一个虚设存储器单元的虚设存储器输出信号的二进制转变。<br>**公开性判断**：《未公开》 | 无相关描述。 | 目标专利通过检测虚设存储器单元内部节点（Q）的二进制转变来判断写入完成。对比文件检测的是伪位线（外部连线）的电压转换，并非一个存储单元的内部状态输出信号。因此，技术特征X未被公开。 |
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