**对比文件名称**：2014-04-03_发明申请_US20140091860A1 SYSTEM AND METHOD OF IMPLEMENTING INPUT_OUTPUT DRIVERS WITH LOW VOLTAGE DEVICES
**目标专利名称**：158配置用于栅极过偏置的晶体管和由此而来的电路CN107408946B
**模型名称**：DeepSeek-R1
### **特征比对表格**
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 | ||||
| **技术特征A**：包括用于将输入/输出I/O节点上拉到第一电压的上拉晶体管<br>《直接公开》 | 说明书第[0030]段： “The I/O driver 100 comprises a pull-up circuit situated between a first voltage rail and an output of the I/O driver 100. The pull-up circuit is configured to couple the first voltage rail to the output to cause the voltage VOUT at the output of the I/O device 100 to be substantially at a steady-state first rail voltage VDD (e.g., +3.6V). ... In this example, the pull-up circuit includes a pair of p-channel CMOS devices (PFETs) MP1 and MP2, and resistor R. The PFET MP1 is responsive to a control signal VPCTL for turning on and off the PFET MP1 in order to pull-up and isolate the output voltage VOUT to and from the first rail voltage VDD, respectively.” | 对比文件明确公开了一种I/O驱动器，其包含上拉电路，用于将输出节点（即I/O节点）上拉至第一电压轨的电压（VDD，例如+3.6V）。该上拉电路中包含作为上拉晶体管的PFET MP1。因此，技术特征A被对比文件直接公开。 | ||||
| **技术特征B**：用于将所述上拉晶体管耦合到所述I/O节点的第一隔离晶体管<br>《直接公开》 | 说明书第[0030]段： “... the pull-up circuit includes a pair of p-channel CMOS devices (PFETs) MP1 and MP2, and resistor R. ... The PFET MP2 of the pull-up circuit may be biased with a substantially constant gate voltage VPBIAS, which may be set to VDD/2 (e.g., +1.8V). Configured as such, the PFET MP2 turns on and off in response to the turning on and off of PFET MP1 respectively.” 第[0032]段： “When the output voltage VOUT is at VSS, the PFET MP2 prevents the entire voltage difference between VDD and VSS to be applied across PFET MP1, thereby preventing overstressing or damage to device MP1.” | 对比文件中，上拉电路包含串联的MP1和MP2。MP2位于MP1和输出节点之间。其作用明确包括：响应于MP1的开关而开关，并在输出为低电平时隔离MP1，防止整个VDD-VSS的电压差施加在MP1上，起到保护作用。这完全符合“用于将上拉晶体管耦合到I/O节点”的隔离晶体管的功能。因此，技术特征B被直接公开。 | ||||
| **技术特征C**：用于将所述I/O节点下拉到第二电压的下拉晶体管<br>《直接公开》 | 说明书第[0033]段： “The I/O driver 100 further comprises a pull-down circuit situated between the output of the I/O driver 100 and the second voltage rail. The pull-down circuit is configured to couple the output to the second voltage rail to cause the output voltage VOUT to be substantially at the steady-state second rail voltage VSS. ... In this example, the pull-down circuit includes a pair of n-channel CMOS devices (NFETs) MN1 and MN2, and resistor RN. The NFET MN1 is responsive to a control signal VNCTL for turning on and off the NFET MN1 in order to pull-down and isolate the output voltage VOUT to and from the second rail voltage VSS, respectively.” | 对比文件明确公开了下拉电路，用于将输出节点下拉至第二电压轨的电压（VSS，例如0V）。该下拉电路中包含作为下拉晶体管的NFET MN1。因此，技术特征C被对比文件直接公开。 | ||||
| **技术特征D**：以及用于将所述下拉晶体管耦合到所述I/O节点的第二隔离晶体管<br>《直接公开》 | 说明书第[0033]段： “... the pull-down circuit includes a pair of n-channel CMOS devices (NFETs) MN1 and MN2, and resistor RN. ... The NFET MN2 of the pull-down circuit may be biased with a substantially constant gate voltage VNBIAS, which may be set to VDD/2 (e.g., +1.8V). Configured as such, the NFET MN2 turns on and off in response to the turning on and off of NFET MN1, respectively.” 第[0035]段： “When the output voltage VOUT is at VDD, the NFET MN2 prevents the entire voltage difference between VDD and VSS to be applied across NFET MN1, thereby preventing overstressing or damage to device MN1.” | 对比文件中，下拉电路包含串联的MN1和MN2。MN2位于输出节点和MN1之间。其作用明确包括：响应于MN1的开关而开关，并在输出为高电平时隔离MN1，防止整个VDD-VSS的电压差施加在MN1上，起到保护作用。这完全符合“用于将下拉晶体管耦合到I/O节点”的隔离晶体管的功能。因此，技术特征D被直接公开。 | ||||
| **技术特征E**：其中所述上拉晶体管和所述下拉晶体管包括支持第一最大漏源电压和第一最大栅源电压的第一金属氧化物半导体晶体管MOSFET器件<br>《隐含公开》 | 说明书第[0042]段： “... if the devices MP1, MP2, MN1, and MN2 used in I/O driver 100 are manufactured in accordance with 45 nm, 40 nm or 28 nm technology ..., the maximum voltage across any terminals (VGS, VGD, and VDS) of these devices is about +2.0V.” 第[0043]-[0048]段描述了当VDS超过2.0V时可能损坏器件，并指出需要控制器件电压不超过可靠性限值（2.0V）。 | 对比文件明确指出其I/O驱动器中使用的所有晶体管（MP1, MP2, MN1, MN2）是采用45nm、40nm或28nm技术制造的低电压器件，其任意端子间的最大电压（包括VDS和VGS）约为2.0V。这定义了这些器件所能可靠支持的第一最大漏源电压和第一最大栅源电压（均为约2.0V）。虽然未明确区分“第一”MOSFET器件，但本领域技术人员能够毫无疑义地理解，这些执行上拉和下拉功能的核心开关晶体管（MP1和MN1）必然属于这种低电压器件，支持所述的第一最大电压。因此，技术特征E被隐含公开。 | ||||
| **技术特征F**：并且其中所述第一隔离晶体管和所述第二隔离晶体管包括支持所述第一最大漏源电压和大于所述第一最大栅源电压的第二最大栅源电压的第二MOSFET器件<br>《未公开》 | 说明书第[0030]段描述PFET MP2的偏置电压VPBIAS为VDD/2（如1.8V），第[0033]段描述NFET MN2的偏置电压VNBIAS为VDD/2（如1.8V）。第[0042]段指出所有器件（包括MP2和MN2）的最大端子电压约为2.0V。 | 目标专利的特征F要求隔离晶体管（第二MOSFET器件）支持**更大的第二最大栅源电压**。对比文件中，隔离晶体管MP2和MN2与上拉/下拉晶体管MP1和MN1是相同的低电压器件（见特征E论述），其最大栅源电压与最大漏源电压相同，均为约2.0V。对比文件并未公开或暗示存在一类具有不同电压规格的“第二MOSFET器件”，其最大栅源电压大于最大漏源电压。其偏置电压的设置（如VDD/2）是为了在特定工作状态下控制实际VDS不超过2.0V，而非利用器件本身能承受更高VGS的特性。因此，该技术特征既未被直接公开，也未被隐含公开。 | ||||
| **技术特征G**：并且其中第二栅源电压被施加于所述第一和第二隔离晶体管的栅极电极处<br>《直接公开》 | 说明书第[0030]段： “The PFET MP2 of the pull-up circuit may be biased with a substantially constant gate voltage VPBIAS, which may be set to VDD/2 (e.g., +1.8V).” 第[0033]段： “The NFET MN2 of the pull-down circuit may be biased with a substantially constant gate voltage VNBIAS, which may be set to VDD/2 (e.g., +1.8V).” | 对比文件明确记载了向隔离晶体管MP2的栅极施加偏置电压VPBIAS，向隔离晶体管MN2的栅极施加偏置电压VNBIAS。这些电压（例如VDD/2=1.8V）即为施加于其栅极电极的电压。因此，技术特征G被直接公开。 | ||||
| **技术特征H**：其中所述第二栅源电压被配置在大于所述上拉晶体管和下拉晶体管的第一栅源电压的电压电平处<br>《未公开》 | 说明书第[0030]段：控制电压VPCTL用于PFET MP1，在导通时为VDD/2（1.8V），关断时为VDD（3.6V）。第[0033]段：控制电压VNCTL用于NFET MN1，在导通时为VDD/2（1.8V），关断时为VSS（0V）。同时，MP2和MN2的栅极偏置电压（VPBIAS/VNBIAS）通常设置为VDD/2（1.8V）。 | 在对比文件中，上拉晶体管MP1的有效栅源电压（VGS）在导通时约为1.8V（VDD - VDD/2），下拉晶体管MN1的有效VGS在导通时约为1.8V（VDD/2 - VSS）。而隔离晶体管MP2和MN2的栅极偏置电压同样通常为VDD/2（1.8V）。因此，在稳态导通时，施加于隔离晶体管的栅极电压（第二栅源电压）与施加于上拉/下拉晶体管的栅极电压（第一栅源电压）处于相同量级（约1.8V），并非“大于”。对比文件未公开隔离晶体管的栅极电压被有意配置在高于上拉/下拉晶体管栅极电压的电平。因此，该特征未被公开。 | ||||
| **技术特征I**：其中所述第一隔离晶体管和所述第二隔离晶体管在相对于所述第一隔离晶体管和所述第二隔离晶体管的源极节点和漏极节点的过偏置情况中操作<br>《未公开》 | 说明书第[0030]-[0035]段及图1B时序图描述了MP2和MN2的操作。例如，当VOUT=VSS时，MP2的VGS约为-0.4V（VPBIAS~1.8V 减去 VPI~2.2V），其绝对值小于阈值电压，器件截止，不存在“过偏置”（VGS > VDS）操作。当VOUT=VDD时，MN2的VGS约为1.8V（VNBIAS）减去VNI（~1.4V）=0.4V，也未过偏置。 | 目标专利的“过偏置”指栅源电压（VGS）大于漏源电压（VDS）的操作状态，这是其利用GO-TGX晶体管实现高性能低电容的核心。对比文件中，隔离晶体管MP2和MN2的偏置设置是为了在输出节点处于极端电压时，确保其VDS不超过可靠性限值（2.0V），其工作状态（如截止或线性/饱和区导通）并非有意设计的“过偏置”情况。本领域技术人员从对比文件无法推断出隔离晶体管在过偏置条件下操作。因此，该特征未被公开。 | ||||
| **技术特征J**：其中，第一漏源操作电压和所述第一栅源电压是相同的<br>《隐含公开》 | 说明书第[0042]段： “... the maximum voltage across any terminals (VGS, VGD, and VDS) of these devices is about +2.0V.” 结合上下文，这些低电压器件的设计可靠工作电压（即最大操作电压）对于VDS和VGS是相同的，均为约2.0V。 | 对比文件明确指出其所用的低电压器件（即对应于目标专利的“第一MOSFET器件”）的任意端子间最大电压约为2.0V，这同时限定了其可靠的最大漏源电压（VDS）和最大栅源电压（VGS）。本领域技术人员可以理解，对于此类标准低电压核心器件，其标称的最大漏源操作电压和最大栅源操作电压通常是相同或非常接近的。因此，技术特征J被隐含公开。 | ||||
| **技术特征K**：其中，第一漏源操作电压和所述第二栅源电压配置成使得所述第二MOSFET器件在三极管工作区域中操作<br>《未公开》 | 说明书未明确描述隔离晶体管MP2和MN2的工作区域。从其偏置和电压关系看（例如，MN2在VOUT=VDD时，VGS=0.4V，VDS≈1.8V，处于饱和区或截止区；MP2在VOUT=VSS时， | VGS | =0.4V， | VDS | ≈1.8V，也处于饱和区或截止区），并未有意配置其在三极管区（线性区）工作。其补偿电路（如I/O driver 200）的目的是控制VDS不超过限值，而非为了实现三极管区操作。 | 目标专利的特征K与特征F、I紧密相关，其前提是使用了支持高VGS的“第二MOSFET器件”，并有意识置VGS > VDS使其在过偏置下进入深三极管区工作，以获得线性阻抗。对比文件既未公开此类特殊器件，也未公开旨在实现三极管区操作的电压配置意图。因此，该特征未被公开。 |
| **技术特征L**：其中，所述上拉晶体管包括P型MOSFET器件，而所述下拉晶体管包括N型MOSFET器件<br>《直接公开》 | 说明书第[0030]段： “... the pull-up circuit includes a pair of p-channel CMOS devices (PFETs) MP1 and MP2...” 第[0033]段： “... the pull-down circuit includes a pair of n-channel CMOS devices (NFETs) MN1 and MN2...” | 对比文件明确公开上拉电路使用PFET（P型MOSFET），下拉电路使用NFET（N型MOSFET）。其中MP1和MN1分别作为主要的上拉和下拉晶体管。因此，技术特征L被直接公开。 | ||||
| **技术特征M**：其中，所述第一隔离晶体管和所述第二隔离晶体管中的每一者包括N型MOSFET器件<br>《未公开》 | 说明书第[0030]段：上拉电路中的隔离晶体管MP2是PFET（P型）。第[0033]段：下拉电路中的隔离晶体管MN2是NFET（N型）。 | 目标专利的特征M限定第一和第二隔离晶体管均为N型MOSFET。对比文件中，第一隔离晶体管（MP2）是P型，第二隔离晶体管（MN2）是N型。两者类型不同，且不全是N型。因此，该特征未被公开。 | ||||
| **技术特征N**：进一步包括与所述第二隔离晶体管串联的至少一个电阻器<br>《直接公开》 | 说明书第[0033]段： “... the pull-down circuit includes a pair of n-channel CMOS devices (NFETs) MN1 and MN2, and resistor RN.” 图1A、2A、3均显示电阻RN与MN1、MN2串联在输出节点和第二电压轨之间。 | 对比文件的下拉电路中明确包含电阻RN，其与隔离晶体管MN2（以及下拉晶体管MN1）串联连接。因此，技术特征N被直接公开。 | ||||
| **技术特征O**：进一步包括用于选择性地激活所述第一隔离晶体管和所述第二隔离晶体管的逻辑装置<br>《隐含公开》 | 说明书第[0070]-[0094]段，特别是结合图3和附图4-1、4-2描述的控制逻辑。控制器390生成控制信号（如VPCCTL, VNCCTL）来控制补偿电路中的开关（MNC, MPC），这些开关用于在特定时间将补偿电压VC施加到隔离晶体管（MP2, MN2）的源极节点，从而影响其导通状态。同时，控制器还通过控制电压源335、375来改变隔离晶体管的栅极偏置电压（VPBIAS, VNBIAS），以激活或关断它们。 | 对比文件公开了复杂的控制器（390）和补偿控制电路，其根据输出状态和转换阶段，通过调整栅极偏置电压和/或施加补偿电压，来有选择地控制隔离晶体管MP2和MN2的导通（激活）与关断（隔离）。这构成了用于选择性地激活隔离晶体管的“逻辑装置”。因此，技术特征O被隐含公开。 | ||||
| **技术特征P**：进一步包括与所述下拉晶体管串联的电阻电路<br>《直接公开》 | 说明书第[0033]段： “... the pull-down circuit includes a pair of n-channel CMOS devices (NFETs) MN1 and MN2, and resistor RN.” 图1A、2A、3均显示电阻RN与下拉晶体管MN1串联（同时也与MN2串联）。 | 对比文件的下拉电路中明确包含电阻RN，其与下拉晶体管MN1串联连接。该电阻在文中描述用于限制电流以防止器件过应力（见第[0034]段），构成了与下拉晶体管串联的电阻电路。因此，技术特征P被直接公开。 |
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