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权利要求与技术特征

I 其中所述反馈模块被配置为：基于所述输出信号来生成包括用于所述第一缓冲器的第一控制电压和第二控制电压以及用于所述第二缓冲器的第三控制电压的所述反馈输出，其中所述第一控制电压控制所述第一缓冲器的第一阈值，而促进所述第一缓冲器控制所述第一数字信号的上升边缘，其中所述第二控制电压控制所述第一缓冲器的第二阈值，而促进所述第一缓冲器控制所述第一数字信号的下降边缘，并且其中所述第三控制电压控制所述第二缓冲器的阈值，而促进所述第二缓冲器控制所述第二数字信号的上升边缘。

J 其中所述反馈模块包括：相位频率检测器PFD，被配置为基于所述输出信号的边缘生成上/下脉冲信号
K 解复用器，被配置为分离分别与所述输出信号的所述边缘相对应的所述上/下脉冲信号的脉冲
L 第一占空比修正DCC模块，被配置为基于第一分离脉冲生成所述第一控制电压
M 第二DCC模块，被配置为基于第二分离脉冲生成所述第二控制电压
N 以及第三DCC模块，被配置为基于第三分离脉冲生成所述第三控制电压。

O 其中所述第一缓冲器包括第一节段和第二节段，其中所述第一节段包括第一晶体管、第二晶体管、第三晶体管、以及第四晶体管，其中所述第一晶体管的栅极耦合到输出所述正弦信号的所述VCO的输出，并且所述第一晶体管的漏极耦合到所述第二晶体管的漏极、所述组合模块的第一输入、以及延迟模块的输入，其中所述第二晶体管的栅极耦合到输出所述正弦信号的所述VCO的所述输出，所述第二晶体管的所述漏极耦合到所述第一晶体管的所述漏极，并且所述第二晶体管的源极耦合到所述第三晶体管的漏极，其中所述第三晶体管的栅极耦合到输出所述第一控制电压的所述反馈模块的第一输出，所述第三晶体管的所述漏极耦合到所述第二晶体管的所述源极，并且所述第三晶体管的源极耦合到所述第四晶体管的漏极，并且其中所述第四晶体管的栅极耦合到所述延迟模块的第一输出，并且所述第四晶体管的所述漏极耦合到所述第三晶体管的所述源极。

P 其中所述第二节段包括所述第一晶体管、第五晶体管、第六晶体管、以及第七晶体管，其中所述第一晶体管的所述漏极耦合到所述第五晶体管的漏极，其中所述第五晶体管的栅极耦合到输出所述正弦信号的所述VCO的所述输出，所述第五晶体管的所述漏极耦合到所述第一晶体管的所述漏极，并且所述第五晶体管的源极耦合到所述第六晶体管的漏极，其中所述第六晶体管的栅极耦合到输出所述第二控制电压的所述反馈模块的第二输出，所述第六晶体管的所述漏极耦合到所述第五晶体管的所述源极，并且所述第六晶体管的源极耦合到所述第七晶体管的漏极，并且其中所述第七晶体管的栅极耦合到所述延迟模块的第二输出，并且所述第七晶体管的所述漏极耦合到所述第六晶体管的所述源极。

Q 其中所述第一晶体管的源极耦合到电压源，并且 其中所述第四晶体管的源极和所述第七晶体管的源极耦合到接地节点。

R 其中所述延迟模块被配置为通过以下来控制所述第一节段和所述第二节段的活动状态：接收从所述第一缓冲器输出的所述第一数字信号
S 基于接收的所述第一数字信号确定第一延迟
T 通过基于所述第一延迟向所述第四晶体管的所述栅极发送第一使能控制信号来激活所述第一节段
U 基于接收的所述第一数字信号确定第二延迟
V 以及 通过基于所述第二延迟向所述第七晶体管的所述栅极发送第二使能控制信号来激活所述第二节段。

W 其中所述第二缓冲器包括第八晶体管、第九晶体管、以及第十晶体管，其中所述第八晶体管的栅极耦合到输出所述第三控制电压的所述反馈模块的第三输出，并且所述第八晶体管的漏极耦合到所述第九晶体管的源极，其中所述第九晶体管的栅极耦合到输出所述正弦信号的所述VCO的所述输出，所述第九晶体管的所述源极耦合到所述第八晶体管的所述漏极，并且所述第九晶体管的漏极耦合到所述第十晶体管的漏极和所述组合模块的第二输入，并且其中所述第十晶体管的栅极耦合到输出所述正弦信号的所述VCO的所述输出，并且所述第十晶体管的所述漏极耦合到所述第九晶体管的所述漏极。

X 其中所述第八晶体管的源极耦合到电压源，并且 其中所述第十晶体管的源极耦合到接地节点。
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