对比文件名称：2009-09-17_发明申请_US20090231937A1 Address Multiplexing in Pseudo-Dual Port Memory
目标专利名称：163伪双端口存储器CN108027787B
模型名称：DeepSeek-R1
根据目标专利说明书，其核心在于一种伪双端口(PDP)存储器，其控制电路能够根据操作模式（第一模式：同一周期内先读后写；第二模式：只写）以不同的时序生成写入时钟(WCLK)。在第一模式下，写入时钟的生成依赖于读取时钟(RCLK)的重置；在第二模式下，写入时钟在存储器周期开始时即生成。这优化了只写模式下的访问速度。
以下是特征比对表格：
| 技术特征描述及公开性判断结果 | 对比文件原文引用 (段落标号或部分) | 公开性论述 |
| **技术特征A《直接公开》**<br>包括：多个存储器单元，被配置为在第一模式下在存储器周期中支持读取操作和写入操作以及在第二模式下在所述存储器周期中支持只写操作 | [0017]段：“...when both read and write operations are to be performed during a single clock cycle...”；[0025]段：“Operation of the multiplexer 104 further accommodates read only and write only memory operation/access during a particular external clock cycle.”；[0037]段：“...a third scenario in which only a write operation is to be performed...” | 对比文件明确描述了其伪双端口存储器可以在单个外部时钟周期内执行读和写两种操作（对应第一模式），也可以执行只写操作（对应第二模式）。这公开了存储器单元被配置为支持所述两种模式的操作。 |
| **技术特征B《隐含公开》**<br>以及控制电路，被配置为生成用于所述读取操作的读取时钟和用于所述写入操作的写入时钟， | [0020]段：“An external system clock CLK active edge... may be used to trigger initiation of an internal clock signal ICLK through the control unit 103.”；[0021]段：“...the address switch signal WCLK...”；图2时序图显示了ICLK和WCLK信号。 | 对比文件公开了控制单元(103)生成内部时钟信号ICLK和写地址切换信号WCLK。ICLK用于启动读操作（参见[0020]“initiate a read operation”）和写操作（参见[0022]“start the write operation”），实质上起到了为读取和写入操作提供定时基准的作用。WCLK信号专门控制写地址的切换。本领域技术人员结合目标专利的启示，能够理解ICLK和WCLK共同实现了生成用于读操作和写操作的时钟信号的功能。因此，该技术特征被隐含公开。 |
| **技术特征C《未公开》**<br>所述读取时钟与所述写入时钟分开 | 未发现明确记载。对比文件中的ICLK似乎是一个统一的内部时钟，用于读和写操作的启动。WCLK是一个地址切换控制信号，并非一个独立的、与读时钟并行的写入时钟。 | 目标专利强调读取时钟(RCLK)和写入时钟(WCLK)是分开生成的，具有独立的时序控制（例如，WCLK可早于RCLK出现）。对比文件未公开两个独立的、分开的时钟信号用于分别控制读和写操作的核心定时。ICLK是一个基础时钟，而WCLK是一个基于ICLK和操作状态产生的控制信号。两者在性质、生成逻辑和功能上并不等同于目标专利中分开的RCLK和WCLK。 |
| **技术特征D《直接公开》**<br>，其中所述控制电路包括：读取时钟电路，被配置为响应于在所述第一模式下的所述存储器周期的开始而生成所述读取时钟，并且在所述读取操作完成时重置所述读取时钟 | [0020]段：“An external system clock CLK active edge... may be used to trigger initiation of an internal clock signal ICLK through the control unit 103.”；[0021]段：“When the read operation is completed or substantially completed, the internal clock signal ICLK is automatically reset by a self time tracking circuit 105...”；图2：在T1时刻CLK上升沿（周期开始），T2时刻ICLK变高（生成）；T3时刻读操作完成，ICLK变低（重置）。 | 对比文件明确公开了：控制单元(103)和自定时跟踪电路(105)构成了功能上的“读取时钟电路”。在外部时钟CLK上升沿（存储器周期开始）触发生成内部时钟ICLK（其上升沿启动读操作，相当于“读取时钟”）。当读操作完成时，自定时跟踪电路(105)将ICLK重置为低电平。这完全对应于技术特征D的描述。 |
| **技术特征E《直接公开》**<br>以及写入时钟电路，包括：第一电路，所述第一电路的输出被配置为响应于所述存储器周期的开始而被设置，并在所述写入操作完成时被重置 | [0020]段：“...the control unit 103 generates both a read latch signal ACLK and write latch signal BCLK to substantially simultaneously latch respective read and write addresses...”；[0024]段：“After the write operation is completed,...write latch signal BCLK goes low...”；图2：T2时刻（周期开始后）BCLK变高（设置）；T8时刻写操作完成后BCLK变低（重置）。 | 对比文件中的写锁存信号BCLK由控制单元(103)生成，用于锁存写地址。其行为符合“第一电路”的输出描述：在存储器周期开始时（响应于CLK上升沿）被设置为高电平（参见图2 T2），并在写入操作完成后被重置为低电平（参见图2 T8）。BCLK信号控制着写地址锁存器(102)，其输出状态决定了写地址的可用性，功能上等同于第一电路的输出。 |
| **技术特征F《隐含公开》**<br>以及第二电路，所述第二电路被配置为：在所述第一模式下在所述第一电路的输出被设置并且所述读取时钟处于重置状态时、以及在所述第二模式下所述存储器周期的开始时，生成所述写入时钟。 | **第一模式条件：**[0021]段：“When the read operation is completed... the address switch signal WCLK switches state (e.g., goes high)...”；图2：在T4时刻读锁存信号ACLK变低（指示读操作完成，此时内部时钟ICLK已处于低电平重置状态），随后在T5时刻WCLK变高。此时BCLK（第一电路输出）在T2已设置为高。**第二模式条件：**[0025]段：“In the case of a write only operation..., the write address switch signal is set to a high level during initial circuit operation...”；图3：在T2时刻（周期开始后不久），WCLK变高。 | 对比文件公开了写地址切换信号WCLK的生成逻辑。在读写模式（第一模式）下，WCLK在读操作完成后（此时ICLK已重置）才变高（图2 T5）。在只写模式（第二模式）下，WCLK在周期开始时即被设置为高电平（图3 T2）。本领域技术人员结合目标专利的启示，能够从对比文件的信号时序（ACLK下降、ICLK低电平、BCLK高电平时WCLK变高；以及只写模式下WCLK提前变高）中，合理推断出存在一个“第二电路”来实现所述逻辑：即，在第一模式下，当BCLK已设置且读时钟(ICLK)处于重置状态时，生成WCLK；在第二模式下，在周期开始时生成WCLK。因此，该技术特征被隐含公开。 |
| **技术特征G《隐含公开》**<br>其中所述控制电路还被配置为：通过响应于在所述第一模式下所述读取时钟的重置而设置所述写入时钟来生成所述写入时钟。 | [0021]段：“When the read operation is completed or substantially completed, the internal clock signal ICLK is automatically reset... Also, after the read operation has been determined to be complete... the address switch signal WCLK switches state...”；图2：T3时刻ICLK因读操作完成而重置为低，随后T5时刻WCLK被设置为高。 | 对比文件明确描述了在读写模式下，写地址切换信号WCLK的状态切换（可理解为“写入时钟”的生成或使能）发生在读操作完成之后，而读操作完成的标志正是内部时钟ICLK（作为“读取时钟”）被自定时跟踪电路重置。这揭示了WCLK的设置是响应于ICLK的重置事件。因此，本领域技术人员能够合理推断出控制电路被配置为通过响应于读取时钟(ICLK)的重置来设置写入时钟(WCLK)。 |
| **技术特征H《直接公开》**<br>其中所述控制电路还被配置为：通过响应于在所述第二模式下所述存储器周期的开始而设置所述写入时钟来生成所述写入时钟。 | [0025]段：“In the case of a write only operation..., the write address switch signal is set to a high level during initial circuit operation so that the write address is provided... at the earliest opportunity.”；图3：外部时钟CLK上升沿（T1，周期开始）后，WCLK在T2时刻被设置为高。 | 对比文件直接公开了在只写操作模式下，写地址切换信号WCLK在电路初始操作时（即紧随外部时钟周期开始）就被设置为高电平，以便尽早提供写地址。这对应于技术特征H的描述：在第二模式下，响应于存储器周期的开始而设置写入时钟(WCLK)。 |
| **技术特征I《直接公开》**<br>其中所述写入时钟电路还被配置为当所述写入操作完成时重置所述写入时钟。 | [0024]段：“After the write operation is completed, ... Write address switch signal WCLK is also reset (e.g., set to a low logic level...)”；图2：T8时刻，写操作完成后，WCLK变低。 | 对比文件明确记载了写地址切换信号WCLK在写入操作完成后被重置（置为低电平）。这直接公开了写入时钟电路（通过控制单元103和自定时跟踪电路105）在写入操作完成时重置写入时钟(WCLK)的特征。 |
| **技术特征J《直接公开》**<br>其中：所述第一电路包括锁存器 | [0019]段：“...the write address is stored in latch 102.”；[0020]段：“...write latch signal BCLK... to... latch respective... write addresses”。 | 对比文件明确指出写地址存储在锁存器(102)中，并且该锁存器由写锁存信号BCLK控制。技术特征E已论证BCLK信号的行为对应“第一电路”的输出。因此，生成该输出所控制的电路——写端口地址锁存器(102)——就是一个锁存器，这公开了第一电路包括锁存器。 |
| **技术特征K《隐含公开》**<br>并且所述第二电路包括用于选通所述第一电路的输出和所述读取时钟的逻辑。 | [0021]段描述了WCLK在读操作完成后切换；[0025]段描述了在只写模式下WCLK提前设置。控制单元103需要根据读操作完成状态（通过自定时跟踪电路105监测，关联ICLK重置）、操作模式（是否有读请求）以及BCLK信号的状态，来生成WCLK信号。 | 对比文件虽然没有给出第二电路的具体逻辑图，但明确描述了WCLK信号的生成条件依赖于：1）读操作是否完成（关联ICLK状态）；2）是否是只写模式；3）BCLK信号的状态（在读写模式下，BCLK已设置）。本领域技术人员为了实现所述WCLK的时序，必然需要采用逻辑电路（例如与门、或门、触发器等）来对“第一电路的输出”（BCLK或其衍生物）和“读取时钟”的状态（ICLK或其重置指示信号）进行选通和判断，从而生成WCLK。因此，该技术特征被隐含公开。 |
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