**对比文件名称**：2010-02-01_发明专利_TW201005749A 於虛擬雙埠記憶體中之位址多工 ADDRESS MULTIPLEXING IN PSEUDO-DUAL PORT MEMORY
**目标专利名称**：163伪双端口存储器CN108027787B
**本次调用的模型名称**：GPT-4
## 特征比对表格
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A：包括：多个存储器单元，被配置为在第一模式下在存储器周期中支持读取操作和写入操作以及在第二模式下在所述存储器周期中支持只写操作** <br>**《直接公开》** | 说明书第3页第18行至第5页第4行（译文）：“虚拟双埠存储器模仿双埠存储器……在单个输入时钟信号循环中执行两个存储器操作……”、“在仅读取操作的情况下……”、“在仅写入操作的情况下（例如，当在特定外部时钟循环期间未执行读取操作时）……”；以及图2、3、4的时序图分别展示了读/写、仅读、仅写三种操作模式。 | 对比文件明确公开了虚拟双端口存储器可以在一个外部时钟周期（即存储器周期）内执行两种操作：1. 先执行读取操作再执行写入操作（对应目标专利的第一模式）；2. 仅执行写入操作（对应目标专利的第二模式）。其存储器单元阵列（memory array）必然被配置为支持这些操作。因此，本领域技术人员能够毫无疑义地得出对比文件公开了具有支持两种操作模式的多个存储器单元的技术方案。 |
| **技术特征B：以及控制电路，被配置为生成用于所述读取操作的读取时钟和用于所述写入操作的写入时钟，** <br>**《隐含公开》** | 说明书第6页第1-4行（译文）：“控制单元103产生内部时钟信号ICLK…”；第6页第12-17行（译文）：“控制单元103还产生读取锁存信号ACLK和写入锁存信号BCLK…”、“写入地址切换信号WCLK…”；图2时序图显示了ICLK、ACLK、BCLK、WCLK等控制信号的时序。 | 对比文件中的“控制单元103”即为控制电路。它生成的“内部时钟信号ICLK”用于启动读/写周期，“读取锁存信号ACLK”用于锁存读地址以启动读取操作，“写入锁存信号BCLK”用于锁存写地址。虽然未直接使用“读取时钟”和“写入时钟”的命名，但ACLK和BCLK（结合ICLK）分别起到了控制读取操作和写入操作启动的时钟信号作用。本领域技术人员根据对比文件公开的“ACLK变高以锁存读地址并开始读操作”、“BCLK变高以锁存写地址，并在WCLK控制下开始写操作”等内容，能够合理推断出控制电路生成用于控制读取和写入操作的定时信号（即功能上的读取时钟和写入时钟）。因此，该技术特征被隐含公开。 |
| **技术特征C：所述读取时钟与所述写入时钟分开** <br>**《未公开》** | 说明书第6页第1-4行（译文）：“控制单元103产生内部时钟信号ICLK…”；图2时序图显示ACLK和BCLK信号。 | 对比文件中，控制单元103产生一个核心的“内部时钟信号ICLK”，读取锁存信号ACLK和写入锁存信号BCLK的跳变均与ICLK的跳变相关联（例如，ICLK变高导致ACLK和BCLK变高；读操作完成后ICLK变低导致ACLK变低等）。ACLK和BCLK更像是ICLK衍生出的、用于特定功能（锁存地址）的使能或控制信号，而非目标专利中所述的、由独立电路（RCLK电路和WCLK电路）生成的、彼此分开的“读取时钟”和“写入时钟”。目标专利的“分开”强调两者是独立的时钟信号，生成和重置机制不同（见图4-6）。对比文件未公开此种分开的时钟生成架构。 |
| **技术特征D：，其中所述控制电路包括：读取时钟电路，被配置为响应于在所述第一模式下的所述存储器周期的开始而生成所述读取时钟，并且在所述读取操作完成时重置所述读取时钟** <br>**《直接公开》** | 说明书第6页第12-17行及图2（译文）：“响应于外部系统时钟信号CLK变高，读取锁存信号ACLK…在时间T2变高…并锁存输入读取地址。”、“在读取操作完成（或基本完成）后，在时间T4，内部时钟信号ICLK变低…响应于内部时钟信号ICLK在时间T3变低，读取锁存信号ACLK在T4变低…”。 | 对比文件中的“读取锁存信号ACLK”对应于目标专利的“读取时钟”功能。其生成（变高）是响应于外部系统时钟CLK的上升沿（即存储器周期的开始）。其重置（变低）是响应于内部时钟信号ICLK变低，而ICLK变低是由自我时间追踪电路105在监测到读取操作完成时触发的。这完全对应于“响应于存储器周期的开始而生成读取时钟，并在读取操作完成时重置读取时钟”。因此，本领域技术人员能够毫无疑义地得出对比文件公开了该技术特征。 |
| **技术特征E：以及写入时钟电路，包括：第一电路，所述第一电路的输出被配置为响应于所述存储器周期的开始而被设置，并在所述写入操作完成时被重置** <br>**《直接公开》** | 说明书第6页第12-17行及图2（译文）：“响应于外部系统时钟信号CLK变高，…写入锁存信号BCLK在时间T2变高…并锁存输入写入地址。”、“在写入操作之后…在时间T8，写入锁存信号BCLK变低…”。 | 对比文件中的“写入锁存信号BCLK”对应于目标专利中“第一电路的输出”（例如BLATCH信号）。其设置（变高）是响应于外部系统时钟CLK的上升沿（即存储器周期的开始）。其重置（变低）发生在写入操作完成之后（时间T8）。因此，该技术特征被对比文件直接公开。 |
| **技术特征F：以及第二电路，所述第二电路被配置为：在所述第一模式下在所述第一电路的输出被设置并且所述读取时钟处于重置状态时、以及在所述第二模式下所述存储器周期的开始时，生成所述写入时钟。** <br>**《直接公开》** | **第一模式**：说明书第6页第17-24行及图2（译文）：“在时间T4…读取锁存信号ACLK变低…在响应于读取锁存信号ACLK变低的同时，写入地址切换信号WCLK变高。”。此时BCLK（第一电路输出）已在T2被设置，ACLK（读取时钟）在T4变低（重置状态）。<br>**第二模式**：说明书第8页第3-6行及图4（译文）：“在没有读取请求的情况下，写入地址切换信号WCLK可以…响应于写入锁存信号BCLK的上升而被设置为高…”。BCLK的上升沿发生在外部时钟上升沿（存储器周期开始）后不久。 | 对比文件中的“写入地址切换信号WCLK”的功能是控制多工器104切换到写地址，其变高实质上标志着写入操作可以开始，相当于生成了“写入时钟”的使能条件。<br>在第一模式（读/写模式）下，WCLK在读取锁存信号ACLK（读取时钟）变低（重置状态）且写入锁存信号BCLK（第一电路输出）已设置时变高。<br>在第二模式（仅写模式）下，如图4所示，WCLK在外部时钟上升沿（存储器周期开始）后，响应于BCLK的上升而变高。<br>因此，对比文件直接公开了第二电路（可理解为产生WCLK的逻辑）的配置方式。 |
| **技术特征G：其中所述控制电路还被配置为：通过响应于在所述第一模式下所述读取时钟的重置而设置所述写入时钟来生成所述写入时钟。** <br>**《直接公开》** | 说明书第6页第17-24行及图2（译文）：“在读取操作完成（或基本完成）后，在时间T4，内部时钟信号ICLK变低…响应于内部时钟信号ICLK在时间T3变低，读取锁存信号ACLK在T4变低…在响应于读取锁存信号ACLK变低的同时，写入地址切换信号WCLK变高。” | 如上所述，在第一模式下，写入地址切换信号WCLK（代表写入时钟的生成）是直接响应于读取锁存信号ACLK（读取时钟）变低（即重置）而发生的。这明确公开了“通过响应于在第一模式下读取时钟的重置而设置写入时钟来生成写入时钟”。 |
| **技术特征H：其中所述控制电路还被配置为：通过响应于在所述第二模式下所述存储器周期的开始而设置所述写入时钟来生成所述写入时钟。** <br>**《直接公开》** | 说明书第8页第3-6行及图4（译文）：“在没有读取请求的情况下，写入地址切换信号WCLK可以…响应于写入锁存信号BCLK的上升而被设置为高…”。结合图4，BCLK的上升是由外部系统时钟CLK的上升沿（存储器周期开始）触发的。 | 在第二模式（仅写模式）下，对比文件公开了写入地址切换信号WCLK（代表写入时钟的生成）是响应于写入锁存信号BCLK的上升而设置的，而BCLK的上升是响应于存储器周期开始（外部时钟上升沿）。这直接对应于“响应于在第二模式下存储器周期的开始而设置写入时钟”。 |
| **技术特征I：其中所述写入时钟电路还被配置为当所述写入操作完成时重置所述写入时钟。** <br>**《直接公开》** | 说明书第7页第9-12行及图2（译文）：“在写入操作之后…在时间T8，…写入地址切换信号WCLK返回到低电平…”。 | 对比文件明确记载，在写入操作完成后，写入地址切换信号WCLK（代表写入时钟）会返回到低电平（即被重置）。该技术特征被直接公开。 |
| **技术特征J：其中：所述第一电路包括锁存器** <br>**《隐含公开》** | 说明书第5页倒数第2行至第6页第1行（译文）：“写入地址被存储在锁存器102中。”；图1中标示102为“Write Port Address Latch”（写入埠地址锁存器）。 | 对比文件明确公开了写入地址存储在一个“锁存器（Latch）102”中。该锁存器接收写入地址并在BCLK控制下锁存它，其输出（锁存的写入地址）被提供给多工器104。这正对应于目标专利中“第一电路”的功能（其输出响应于周期开始被设置），且其实现为锁存器。本领域技术人员能够毫无疑义地从对比文件得出该第一电路包含锁存器。 |
| **技术特征K：并且所述第二电路包括用于选通所述第一电路的输出和所述读取时钟的逻辑。** <br>**《隐含公开》** | 说明书第6页第17-24行及图2（译文）：“在响应于读取锁存信号ACLK变低的同时，写入地址切换信号WCLK变高。”；图1中，多工器104接收读地址锁存器101和写地址锁存器102的输出，并在WCLK控制下选择其一。产生WCLK的逻辑（在控制单元103内）必然需要接收ACLK（读取时钟）和BCLK（第一电路输出，来自锁存器102）等信号以进行判断。 | 对比文件公开了写入地址切换信号WCLK的生成条件依赖于读取锁存信号ACLK（读取时钟）的状态和写入锁存信号BCLK（第一电路输出）的状态（参见特征F的论述）。用于生成WCLK的逻辑电路，必然需要接收并处理（即“选通”）ACLK和来自锁存器102的输出（或BCLK）等信号，以决定何时使WCLK变高。本领域技术人员根据对比文件公开的信号时序关系（ACLK变低且BCLK已高时，WCLK变高），能够合理推断出存在用于选通这些信号的逻辑电路。因此，该技术特征被隐含公开。 |
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