**对比文件名称**：2007-09-13_WO2007103195A_发明申请_WO2007103195A2 IMPROVED PERMUTABLE ADDRESS PROCESSOR AND METHOD
**目标专利名称**：CN111788553B 用于针对可变位宽度数据格式的打包和解包网络以及方法
**模型名称**：DeepSeek-R1
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## 特征比对表格
| 技术特征描述及公开性判断 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：《隐含公开》<br>所述装置包括：所述计算机系统中的第一多个位位置，所述第一多个位位置中的每个位位置均包括具有预定数目的位槽的寄存器 | [p0035] "Arithmetic unit 14, Fig. 2, typically includes a data register file 30 and one or more compute units 32..."<br>[p0036] "word 70 will be mapped to data register 78 according to matrix 80, or, byte 0 in word 70 goes to stage 0 of data register 78, byte 1 of word 70 goes to stage 1 of data register 78, byte 2 of word 70 goes to stage 2 of data register 78 and byte 3 of word 70 goes to stage 3 of data register 78" | 对比文件公开了数据寄存器文件30和数据寄存器78、84等，这些寄存器包含多个级（stage），每个级可存储一个字节。这与目标专利中"具有预定数目的位槽的寄存器"的功能相似。位槽用于临时存储数据中的相应位。虽然本领域技术人员可从对比文件的内容推断出寄存器具有多个位槽结构，但对比文件未明确使用"位槽"这一术语，因此属于隐含公开。 |
| **技术特征B**：《隐含公开》<br>并且所述预定数目的位槽中的每个位槽均被配置为临时地存储预定数目的位的数据中的相应位 | [p0036] "byte 0 in word 70 goes to stage 0 of data register 78, byte 1 of word 70 goes to stage 1 of data register 78" | 对比文件描述了数据寄存器中的各个级（stage）存储来自字的相应字节。字节存储在寄存器的相应级中，这隐含表明每个级（即位槽）临时存储数据中的相应位。虽然功能相同，但对比文件使用"stage"而非"位槽"术语。 |
| **技术特征C**：《未公开》<br>所述预定数目的位对应于若干不同数据位宽度中的一个数据位宽度 | 无直接相关引用 | 对比文件虽然提及32位机器、四字节寄存器等，但主要关注big endian/little endian字节顺序转换和像素数据的转置，**未涉及可变位宽度数据格式**（如1位、2位、3位、4位等不同位宽）的概念。目标专利的核心创新是处理从1位到N位的不同位宽度数据。 |
| **技术特征D**：《未公开》<br>固定的位打包网络，被配置为在所述计算机系统中将所述预定数目的位从所述第一多个位位置打包到第二多个位位置 | [p0017] "a permutation circuit in at least one of the buses for reordering the data elements of a word transferred between the register file and storage device"<br>[p0038] "The permutation circuit can be used in either or both of the load buses 22 and 24 and can also be used in the store bus" | 对比文件公开了置换电路（permutation circuit）在总线上重新排序数据元素，功能上与目标专利的"位打包网络"有相似之处，但存在本质区别：<br>1. 对比文件采用map/translate电路实现数据置换，**非"固定的位打包网络"**<br>2. 对比文件的数据置换主要针对字节顺序、像素数据转置，**非位打包**<br>3. 对比文件未公开将不同位宽度的位打包成位束的技术方案 |
| **技术特征E**：《未公开》<br>其中所述固定的位打包网络被配置为通过将存储在所述第一多个位位置的每个相应位位置中的所述预定数目的位槽中的相同特定位槽位置中的所述预定数目的位中的所有位路由到所述第二多个位位置的特定位位置的寄存器的位槽中，来打包所述预定数目的位，以在所述第二多个位位置的相应的位位置中形成位束 | [p0036] "word 70 will be mapped to data register 78 according to matrix 80, or, byte 0 in word 70 goes to stage 0 of data register 78..."<br>[p0044] "Map register 60a drives switches 188, 190, 192, 194" | 对比文件公开了字节通过映射矩阵从源寄存器路由到目标寄存器的相应级，以及开关驱动的数据路由，但：<br>1. 这是字节级别的映射和转置，**非"相同位槽位置的位"打包**<br>2. 未公开将多个位位置的相同位槽位置的位汇聚成"位束"的技术方案<br>3. 对比文件的"列"和"行"转置与目标专利的"位束"概念不同 |
| **技术特征F**：《未公开》<br>其中所述固定的位打包网络包括在所述第一多个位位置中的位槽与所述第二多个位位置中的位槽之间的固定的点对点连接 | [p0044] "One implementation of transpose circuit 56a, b, c, may include a straightforward hardwired network 210, Fig. 10, which connects the row of bytes A, B, C, D in register 212 to the first sections 214, 216, 218 and 220 of registers 222, 224, 226, and 228 respectively" | 对比文件公开了硬连线网络210实现转置电路，提供了字节从源寄存器行到目标寄存器各节的连接。虽然有硬连线连接，但这是**字节级**的转置连接，**非目标专利所述的"位槽与位槽之间的固定点对点连接"**。两者的连接粒度和目的不同。 |
| **技术特征G**：《未公开》<br>并且被配置为：容纳输入到所述第一多个位位置的所述若干不同数据位宽度中的每一个 | [p0036] "big endian transformation"<br>[p0037] "A little endian transformation is accomplished in a similar fashion"<br>[p0043] "It makes easy accommodation of big endian, little endian or mixed endian operations" | 对比文件确实可容纳不同的字节顺序格式（big endian/little endian），但这是**字节顺序**的差异，**非"不同数据位宽度"**。目标专利的"不同数据位宽度"指1位、2位、3位、4位等位级别的可变宽度。 |
| **技术特征H**：《隐含公开》<br>并且将数据从所述第一多个位位置打包到所述第二多个位位置中 | [p0039] "the transposing done by the transpose circuits 56a, 56b and 56c can actually go from storage or memory to a number of registers or from a number of registers to storage device"<br>[p0040] "transposition 101 takes memory bytes A, B, C, D and load them into the first column 104 of four data registers 106, 108, 110 and 112" | 对比文件公开了转置电路实现从存储/存储器到多个寄存器的数据传输。这隐含表明数据从存储器位置传输到寄存器位置。虽然是转置操作而非打包操作，但功能上存在数据传输的对应关系。 |
| **技术特征I**：《隐含公开》<br>其中所述第二多个位位置中使用的位位置比所述第一多个位位置少 | [p0042] "pixel data in rows 160, 162, 164, 166 can be transposed on the load into four arithmetic unit data registers R0, R1, R2 and R3" | 对比文件公开了将多行像素数据转置到较少的算术单元数据寄存器中。例如，4行数据被转置到4个寄存器中，虽然数量相同，但暗示了数据压缩的可能性。本领域技术人员可推断出在某些情况下使用的寄存器数量可以少于源数据数量。 |
| **技术特征J**：《未公开》<br>还包括：包含在存储器设备内的所述第二多个位位置，其中所述存储器设备还被配置为存储所述位束 | [p0034] "processor 10 according to this invention accompanied by an external storage device, memory 12"<br>[p0039] "pointer register 74 and pointer register 76 address location 100 and 102 in memory 12" | 对比文件确实公开了存储器设备12和数据存储位置，但**未明确说明第二多个位位置位于存储器设备内**，也**未公开"位束"的存储**。 |
| **技术特征K**：《未公开》<br>其中所述第二多个位位置包括所述存储器设备中的多个存储器单元 | [p0039] "The word in memory 100 is a thirty-two bit word in four bytes, A, B, C and D likewise the word in memory 102 is a thirty-two bit word having four bytes E, F. G and H" | 对比文件公开了存储器中的32位字（四个字节），但**未将这些存储器单元明确描述为"第二多个位位置"**，也**未涉及位束的存储**。 |
| **技术特征L**：《未公开》<br>其中位束中的位的数目对应于所述存储器设备的存储器数据字长 | [p0005] "in a thirty-two bit (four byte) machine data is loaded over two buses from memory into rows in two thirty-two bit (four byte) registers"<br>[p0039] "The word in memory 100 is a thirty-two bit word in four bytes" | 对比文件公开了32位字长，但这**未与"位束中的位数"建立对应关系**，也**未公开位束的概念**。 |
| **技术特征M**：《隐含公开》<br>其中固定的位打包网络包括计算数据路径网络或存储器数据路径中的一项的一部分 | [p0034] "There is a store bus 20 and one or more load buses 22 and 24 interconnecting the various ones of arithmetic unit 14, and data address generator 16 with external memory 12. In one or more of buses 20, 22 and 24 there is disposed a permutation circuit 26a, b, c, according to this invention." | 对比文件公开了置换电路26a、26b、26c位于连接算术单元和外部存储器的存储总线和加载总线上。这隐含表明置换电路是存储器数据路径的一部分。虽然未使用"位打包网络"术语，但功能位置对应。 |
| **技术特征N**：《直接公开》<br>其中所述第一多个位位置中的位由具有若干通道的单指令多数据SIMD单元生成 | [p0005] "Single Instruction Multiple Data (SIMD) is another form of vector oriented processing which can apply parallelism at the pixel level."<br>[p0041] "a single instruction multiple data operation can be carried out in a vector oriented machine for high speed processing. Thus, the filtering algorithm can be carried out on each column 144, 146, 148, 150, simultaneously, by four different arithmetic units, 152, 154, 156, and 158 respectively."<br>[p0042] "pixel data in rows 160, 162, 164, 166 can be transposed on the load into four arithmetic unit data registers R0, R1, R2 and R3" | 对比文件**明确公开了SIMD（单指令多数据）处理**，包括多个算术单元152-158或R0-R3并行执行操作。SIMD单元生成数据并传输到位位置。这与目标专利的"具有若干通道的SIMD单元"完全对应。 |
| **技术特征O**：《未公开》<br>其中每一个位束具有的大小是所述SIMD单元的通道的数目的倍数 | [p0042] "pixel data in rows 160, 162, 164, 166 can be transposed on the load into four arithmetic unit data registers R0, R1, R2 and R3" | 对比文件公开了4个算术单元数据寄存器，但**未明确说明位束大小是通道数目的倍数**。虽然涉及4个寄存器，但未建立"位束大小"与"通道数目倍数"的明确关系。 |
| **技术特征P**：《直接公开》<br>其中所述装置还可操作以用于解包操作，其中通过所述固定的位打包网络的反向操作，所述第二多个位位置中的位束被解包到所述第一多个位位置 | [p0019] "reordering it to a second format compatible with the native order of the vector oriented arithmetic unit before it reaches the arithmetic unit data register file, and vector processing the data register in said arithmetic unit"<br>[p0020] "The stored result may be reordered to the first format."<br>[p0043] "if desired it can then be reordered back to its original form or some other form for use in subsequent arithmetic operations or for permanent or temporary storage in memory." | 对比文件**明确公开了数据的双向重排序**：<br>1. 加载时重排序：从存储器到算术单元的本机格式<br>2. 存储时重排序：结果重新排序回原始格式<br>3. 可根据需要恢复到原始形式或其他形式<br>这直接对应目标专利的"解包操作"，即通过反向操作将数据从存储器传输回SIMD单元。 |
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## 综合分析
对比文件WO2007103195A2与目标专利CN111788553B虽然都涉及SIMD处理中的数据操作，但存在以下关键差异：
1. **技术领域不同**：对比文件专注于可置换地址模式处理器，解决big endian/little endian字节顺序问题和像素数据转置；目标专利专注于可变位宽度数据格式的位打包和解包网络。
2. **核心区别**：目标专利的创新点在于使用单个固定的位打包网络处理1位、2位、3位、4位等多种可变位宽度数据，实现位束（bit bundle）打包；对比文件主要实现字节级别的转置和映射。
3. **关键未公开特征**：可变位宽度数据格式、位束概念、固定的位打包网络架构、位槽到位槽的固定点对点连接、位束大小与存储器字长的对应关系。
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