**对比文件名称**：2012-03-29_发明专利_JP2012507950A An amplifier having improved esd protection circuit
**目标专利名称**：164用于放大器的装置和方法CN107258054B
**本次调用模型名称**：GPT-4
### 特征比对表格
| 技术特征描述及公开性判断 | 对比文件原文引用 | 公开性论述 |
| **A: 《隐含公开》**<br>包括：PMOS晶体管，被配置为放大输入信号并且生成所述放大器的输出信号 | [0045] “増幅器は、ＰチャネルＭＯＳ（ＰＭＯＳ）トランジスタまたはその他のタイプのトランジスタを用いて実装されても良い。”<br>（放大器可以使用P沟道MOS（PMOS）晶体管或其他类型的晶体管来实现。） | 对比文件主要实施例描述了使用NMOS晶体管作为放大晶体管（例如，图2的210）。但在段落[0045]中明确说明放大器也可以使用PMOS晶体管实现。本领域技术人员熟知，在CMOS技术背景下，放大器可以由PMOS晶体管构成以执行信号放大功能。因此，对比文件虽未在具体实施例中详细描述PMOS晶体管的放大操作，但已明确给出了使用PMOS晶体管作为放大器件的技术启示，结合公知常识，本领域技术人员能够毫无困难地采用PMOS晶体管来放大信号并生成输出信号。因此，该技术特征被对比文件隐含公开。 |
| **B: 《直接公开》**<br>退化电感器，被配置为减小所述放大器的增益 | [0022] “インダクタ２１２は、ＮＭＯＳトランジスタ２１０に対してソース・ディジェネレーションをもたらし、これは増幅器２００の線形性を向上させ得る。”<br>（电感器212为NMOS晶体管210提供源极退化，这可以提高放大器200的线性度。） | 在放大器电路中，“源极退化电感器”的主要作用之一就是通过引入负反馈来减小晶体管的绝对增益，从而提高线性度和增益的可预测性。对比文件明确记载了电感器212用于提供“源极退化（source degeneration）”，并且其作用是提高线性度。本领域技术人员公知，提高线性度通常是通过降低增益来实现的。因此，对比文件直接公开了使用退化电感器来达成“减小放大器增益”这一效果的技术特征。 |
| **C: 《直接公开》**<br>第一保护二极管，被配置为限制所述放大器的输入端子与供电电压之间的电压差 | [0022] “ダイオード２３０は、パッド２５０に結合されたそのアノードと、Ｖddに結合されたそのカソードとを有する。”<br>（二极管230具有其阳极连接到焊盘250，其阴极连接到Vdd。）<br>[0023] “大きな正のＥＳＤ電流パルスがＶssに対してパッド２５０に印加されることがある。この大きなＥＳＤ電流パルスはダイオード２３０をフォワードバイアスし、...”<br>（有时在焊盘250上施加相对于Vss的大正ESD电流脉冲。这个大ESD电流脉冲正向偏置二极管230，...） | 对比文件中的二极管230连接在输入焊盘（相当于放大器的输入端子）和供电电压Vdd之间。其作用是在输入焊盘上出现大的正电压（相对于地Vss）时导通，形成从输入到Vdd的电流路径，从而将输入端子与Vdd之间的电压差钳制在二极管的正向压降水平，防止过高的电压损坏内部电路。这直接对应于目标专利中“限制放大器的输入端子与供电电压之间的电压差”的功能。因此，该技术特征被对比文件直接公开。 |
| **D: 《未公开》**<br>一个或多个主保护二极管，被配置为在地面与所述供电电压之间的电压差超过第一阈值电压时限制地面与所述供电电压之间的所述电压差 | 无相应内容。 | 对比文件中不存在直接连接在地面（Vss）和供电电压（Vdd）之间、并专门用于限制两者之间电压差的“主保护二极管”。对比文件的ESD保护路径是通过输入端的二极管230/232导向Vdd或Vss，再结合Vdd和Vss之间的“过渡电流保护电路”240来泄放。目标专利中“主保护二极管”特指连接在Vss和Vdd之间的二极管（如302，303），其作用是在Vss和Vdd之间出现过大电压差时导通。对比文件没有公开此特定结构。因此，该技术特征未被公开。 |
| **E: 《直接公开》**<br>钳位电路，被配置为在所述供电电压与地面之间的电压差超过第二阈值电压时限制所述供电电压与地面之间的所述电压差 | [0022] “過渡電流保護回路２４０は、Ｖssに結合されたそのソースと、Ｖddに結合されたそのドレインとを有するＮＭＯＳトランジスタ２４２を含む。”<br>（瞬态电流保护电路240包括NMOS晶体管242，其源极连接到Vss，漏极连接到Vdd。）<br>[0023] “Ｖddが十分に高くプルアップされると、インバータ２４４の出力は論理highに遷移し、そしてＮＭＯＳトランジスタ２４２をオンさせる。ＮＭＯＳトランジスタ２４２は、オン状態では低いオン抵抗を有し、そして大きな正のＥＳＤ電流パルスからの電流を導く経路を提供する。”<br>（当Vdd被充分上拉时，逆变器244的输出转变为逻辑高电平，并导通NMOS晶体管242。NMOS晶体管242在导通状态下具有低导通电阻，并提供传导来自大正ESD电流脉冲的电流的路径。） | 对比文件中的“过渡电流保护电路（transient protection circuit）240”连接在Vdd和Vss之间，其核心是一个由RC定时器和逆变器控制的NMOS晶体管242。当Vdd上的电压（例如由于ESD事件）被拉高到足够程度（超过由RC网络设定的阈值）时，该电路会导通晶体管242，在Vdd和Vss之间形成一个低阻通路，从而将Vdd与Vss之间的电压差钳制在一个较低的水平。这完全符合“钳位电路”的定义和功能。因此，该技术特征被对比文件直接公开。 |
| **F: 《未公开》**<br>其中所述第一保护二极管进一步被配置为限制所述PMOS晶体管的栅极端子与源极端子之间的电压差 | 无相应内容。 | 技术特征F是技术特征C中定义的“第一保护二极管”的进一步功能限定。如特征C所述，对比文件中的二极管230连接在输入端子（焊盘）和Vdd之间，其功能是限制这两点之间的电压差。在对比文件中，限制晶体管（无论是NMOS还是潜在的PMOS）栅极和源极之间电压差的功能，是由另一个专门的“钳位电路”（例如图4A中的二极管424a-n）来实现的，该电路连接在晶体管的栅极和源极之间，而非输入端子与Vdd之间。因此，对比文件并未公开特征C的二极管具有限制PMOS晶体管栅源电压差的功能。 |
| **G: 《未公开》**<br>其中所述第一保护二极管耦合在所述PMOS晶体管的源极端子与所述PMOS晶体管的栅极端子之间 | 无相应内容。 | 技术特征G限定了“第一保护二极管”的连接位置是在PMOS晶体管的栅极和源极之间。如特征C所述，对比文件中对应于“第一保护二极管”的二极管230连接在输入端子和Vdd之间，而不是晶体管的栅极和源极之间。对比文件中连接在晶体管栅极和源极之间的是另一组二极管（如424a-n）。因此，该具体的连接关系未被对比文件公开。 |
| **H: 《未公开》**<br>其中所述第一保护二极管进一步被配置为保护所述PMOS晶体管的栅/源结 | 无相应内容。 | 技术特征H是技术特征C的进一步功能限定，指出该二极管用于保护PMOS晶体管的栅/源结。如上所述，对比文件中二极管230的功能是提供输入到Vdd的ESD路径，而保护晶体管栅/源结的任务是由连接在栅极和源极之间的钳位电路承担的。因此，该特定功能未被公开。 |
| **I: 《未公开》**<br>进一步包括：电阻器，与所述第一保护二极管串联耦合 | 无相应内容。 | 对比文件全文未描述在二极管230（对应于第一保护二极管）上串联电阻器的结构。目标专利图4中的电阻器402是与保护二极管320串联的，用于耗散额外电压。对比文件中没有公开这一附加元件。 |
| **J: 《隐含公开》**<br>其中所述退化电感器耦合在所述PMOS晶体管的源极端子与所述供电电压之间 | [0022] “インダクタ２１２の他端は、低電圧電源Ｖssに結合され...”<br>（电感器212的另一端连接到低电压电源Vss...）<br>[0045] “増幅器は、ＰチャネルＭＯＳ（ＰＭＯＳ）トランジスタまたはその他のタイプのトランジスタを用いて実装されても良い。”<br>（放大器可以使用P沟道MOS（PMOS）晶体管或其他类型的晶体管来实现。） | 对比文件明确公开了退化电感器（212）连接在NMOS晶体管（210）的源极和低电压电源Vss（地）之间。同时，对比文件也指出放大器可以使用PMOS晶体管实现。对于本领域技术人员而言，当放大器采用PMOS晶体管时，为了提供源极退化，退化电感器自然需要连接在PMOS晶体管的源极和高电压电源Vdd（供电电压）之间，这是由PMOS和NMOS晶体管工作电压极性相反所决定的常规设计选择。因此，基于对比文件公开的“使用PMOS晶体管”和“使用源极退化电感器”这两个教导，本领域技术人员能够毫无疑义地推理出在PMOS放大器中将退化电感器耦合在源极和供电电压之间的技术方案。 |
| **K: 《未公开》**<br>进一步包括：第二保护二极管，被配置为限制所述放大器的所述输入端子与所述放大器的输出端子之间的电压差 | 无相应内容。 | 对比文件的保护电路中，没有设置专门连接在放大器输入端子（焊盘）和输出端子（晶体管漏极或负载电路）之间、用于直接限制这两点之间电压差的二极管。目标专利中的第二保护二极管（如323，或串联的321-322）连接在栅极（输入）和漏极（输出）之间，提供额外的保护。对比文件未公开此结构。 |
| **L: 《未公开》**<br>其中所述第二保护二极管进一步被配置为限制所述PMOS晶体管的栅极端子与所述PMOS晶体管的漏极端子之间的电压差 | 无相应内容。 | 技术特征L依赖于技术特征K，由于对比文件未公开“第二保护二极管”，因此其进一步限定功能“限制PMOS晶体管栅极与漏极之间的电压差”自然也未被公开。 |
| **M: 《未公开》**<br>其中所述第二保护二极管耦合在所述PMOS晶体管的栅极端子与所述PMOS晶体管的漏极端子之间 | 无相应内容。 | 技术特征M是技术特征K的具体连接关系，由于特征K未被公开，此连接关系也未被公开。 |
| **N: 《未公开》**<br>进一步包括：NMOS晶体管，被配置为基于所述输入信号生成所述放大器的所述输出信号，其中所述放大器是CMOS放大器 | [0022] “Ｎチャネル金属酸化物半導体（ＮＭＯＳ）トランジスタ２１０は、... 入力信号Ｖinに対する増幅を供給する。”<br>（N沟道金属氧化物半导体（NMOS）晶体管210提供对输入信号Vin的放大。） | 对比文件明确公开了使用NMOS晶体管（210）作为放大器件来生成输出信号。然而，目标专利特征N明确限定“所述放大器是CMOS放大器”。CMOS放大器通常指由互补的PMOS和NMOS晶体管共同构成的放大器（如目标专利图3的反相器结构）。对比文件描述的放大器是单NMOS晶体管放大器，虽然其制造工艺可能是CMOS工艺，但电路本身并非由互补晶体管构成的典型CMOS放大器结构。对比文件也未描述将PMOS和NMOS晶体管耦合以形成CMOS放大器的方案。因此，该技术特征未被公开。 |
| **O: 《直接公开》**<br>进一步包括：第三保护二极管，被配置为限制所述放大器的所述输入端子与所述NMOS晶体管的源极端子之间的电压差 | [0041] “クランプ回路４２０は、ＮＭＯＳトランジスタ４１０のゲートとソースとの間に結合された... Ｎ個のダイオード４２４ａ〜４２４ｎを含む...”<br>（钳位电路420包括串联连接的N个二极管424a-424n，连接在NMOS晶体管410的栅极和源极之间...）<br>[0042] 描述了该电路通过向电感器412供电流，在电感器两端产生电压降，从而降低Vgs电压。 | 对比文件中的钳位电路420（二极管424a-n）直接连接在NMOS晶体管（410）的栅极和源极之间。在放大器电路中，输入端子（焊盘）通常直接或间接连接到晶体管的栅极。因此，连接在栅极和源极之间的二极管，其功能就是限制栅极（即输入端子）与源极之间的电压差（Vgs）。这与目标专利中“第三保护二极管”（324）被配置为“限制放大器的输入端子与NMOS晶体管的源极端子之间的电压差”的作用完全相同。因此，该技术特征被对比文件直接公开。 |
<<<a>>><<<B>>><<<C>>><<<E>>><<<j>>><<<O>>>