对比文件名称：2011-08-16_发明授权_US08000068B2 ESD protection for field effect transistors of analog input circuits
目标专利名称：用于放大器的装置和方法CN107258054B
本次调用模型名称：gpt-4
### 特征比对表格
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：包括：PMOS晶体管，被配置为放大输入信号并且生成所述放大器的输出信号<br>**判断结果：未直接公开且未隐含公开** | 对比文件全文未提及PMOS晶体管。对比文件描述的输入晶体管为NMOS晶体管（FET 74）。例如，说明书第[0029]段：“FET 74 is an N-channel FET...” | 目标专利权利要求中的“PMOS晶体管”是CMOS放大器的核心组成部分之一，用于放大信号。对比文件仅公开了使用NMOS晶体管（FET 74）作为低噪声放大器（LNA）的输入晶体管，其作用是放大输入信号（参见图6及对应描述）。对比文件自始至终未提及PMOS晶体管，也未描述由PMOS和NMOS组成的互补放大结构（CMOS放大器）。本领域技术人员无法从对比文件中毫无疑义地得出或合理推断出该技术特征。因此，技术特征A未被公开。 |
| **技术特征B**：退化电感器，被配置为减小所述放大器的增益<br>**判断结果：隐含公开** | 说明书第[0024]段：“...the source 39 of FET 35 is degenerated using a degeneration inductor 40.”； 图6示出了退化电感器76连接在FET 74的源极78和地焊盘GND2 67之间。 | 目标专利中，退化电感器用于减小放大器增益，以提高线性度和增益可预测性（参见说明书第[0023]段）。对比文件公开了在LNA的源极使用退化电感器（40, 76），这是源极退化LNA的典型结构。在本领域中，源极退化电感器的主要作用之一正是通过引入负反馈来降低增益、提高线性度。虽然对比文件未明确记载“减小增益”的文字，但本领域技术人员基于公知常识，能够从“源极退化（source degenerated）”这一技术手段直接、毫无疑义地推断出其具有减小放大器增益的作用。因此，技术特征B被对比文件隐含公开。 |
| **技术特征C**：第一保护二极管，被配置为限制所述放大器的输入端子与供电电压之间的电压差<br>**判断结果：未直接公开且未隐含公开** | 对比文件未公开连接在放大器输入端子与供电电压（VDD）之间、用于限制两者电压差的二极管。对比文件中的二极管87连接在体端82和地节点（GND2 67）之间（参见图6、7），作用完全不同。 | 目标专利中的第一保护二极管（对应说明书中的保护二极管320）被配置为连接在PMOS晶体管的栅极（即放大器输入）和源极（耦合至供电电压VDD）之间，以限制输入与供电电压之间的电压差，保护栅/源结（参见图3、说明书第[0028]段）。对比文件中不存在具有此连接关系和功能的二极管。对比文件的核心改进在于通过二极管87将晶体管的体端电位与地电位钳位，以防止栅-体电压过大，其保护路径和目标专利完全不同。本领域技术人员无法从对比文件的内容中推理出技术特征C。 |
| **技术特征D**：一个或多个主保护二极管，被配置为在地面与所述供电电压之间的电压差超过第一阈值电压时限制地面与所述供电电压之间的所述电压差<br>**判断结果：直接公开** | 说明书第[0024]段：“ESD protection circuit 29 includes diodes 31 and 32 and a clamp circuit 33.”； 图6示出了第一ESD保护电路72，包括二极管84、85和钳位电路86，连接在LNA输入导体80、电源VDD 100和地导体89之间。 | 目标专利中的“主保护二极管”对应说明书中的保护二极管302、303及主保护电路301，其作用是在ESD事件中，在地与电源之间提供放电路径，限制电压差（参见说明书第[0025]-[0026]段）。对比文件公开了包含二极管84、85（以及钳位电路86）的第一ESD保护电路72。其中，二极管84、85分别正向连接在地节点（89）与输入节点（80）、以及输入节点（80）与电源节点（VDD 100）之间。当输入节点（相当于目标专利的输入端）与地或电源之间出现超过二极管正向压降（即第一阈值电压）的电压差时，相应的二极管导通，提供放电路径，从而限制该电压差。两者的作用完全相同。因此，技术特征D被对比文件直接公开。 |
| **技术特征E**：以及钳位电路，被配置为在所述供电电压与地面之间的电压差超过第二阈值电压时限制所述供电电压与地面之间的所述电压差。<br>**判断结果：直接公开** | 说明书第[0024]段：“ESD protection circuit 29 includes diodes 31 and 32 and a clamp circuit 33.”； 图6示出了钳位电路86连接在电源VDD 100和地导体89之间。 | 目标专利中的钳位电路（供电钳位器305）连接在供电电压（VDD）和地面之间，当两者电压差超过阈值时导通以提供放电路径（参见说明书第[0027]段）。对比文件明确公开了钳位电路86（以及图4中的33），其同样连接在电源VDD 100和地导体89之间，作用是在电源和地之间出现高电压差（例如ESD事件）时提供放电路径，限制该电压差。两者的结构、位置和功能完全一致。因此，技术特征E被对比文件直接公开。 |
| **技术特征F**：其中所述第一保护二极管进一步被配置为限制所述PMOS晶体管的栅极端子与源极端子之间的电压差。<br>**判断结果：未直接公开且未隐含公开** | 对比文件未公开PMOS晶体管，也未公开连接在任一晶体管栅极与源极之间用于限制该电压差的二极管。 | 技术特征F是技术特征C的进一步限定，明确了第一保护二极管对PMOS晶体管栅-源电压差的限制作用。如前述，对比文件既未公开PMOS晶体管，也未公开具有此连接关系和保护对象的二极管。因此，技术特征F未被公开。 |
| **技术特征G**：其中所述第一保护二极管耦合在所述PMOS晶体管的源极端子与所述PMOS晶体管的栅极端子之间。<br>**判断结果：未直接公开且未隐含公开** | 对比文件未公开PMOS晶体管，也未公开连接在任一晶体管源极与栅极之间的二极管。 | 技术特征G是技术特征C和F的结构限定。对比文件中不存在这样的连接关系。因此，技术特征G未被公开。 |
| **技术特征H**：其中所述第一保护二极管进一步被配置为保护所述PMOS晶体管的栅/源结。<br>**判断结果：未直接公开且未隐含公开** | 对比文件未提及保护“栅/源结”。对比文件二极管87的保护对象是防止栅-体电压过大（保护栅氧化层）。 | 技术特征H是技术特征F的功能性限定，明确了保护对象为PMOS晶体管的栅/源结。对比文件的保护机制聚焦于通过控制体电位来防止栅-体击穿，并未涉及对PMOS晶体管栅/源结的保护。因此，技术特征H未被公开。 |
| **技术特征I**：进一步包括：电阻器，与所述第一保护二极管串联耦合。<br>**判断结果：未直接公开且未隐含公开** | 对比文件全文未提及与保护二极管串联的电阻器。 | 目标专利的图4和说明书第[0033]-[0034]段公开了与辅保护电路中的二极管（如320、323、324）串联的电阻器（402-404），用于耗散额外电压。对比文件的所有实施例中均未描述在保护二极管路径上串联电阻器的技术特征。因此，技术特征I未被公开。 |
| **技术特征J**：其中所述退化电感器耦合在所述PMOS晶体管的源极端子与所述供电电压之间。<br>**判断结果：未直接公开且未隐含公开** | 对比文件的退化电感器（76）一端连接在NMOS晶体管（FET 74）的源极（78），另一端连接至地焊盘（GND2 67）（参见图6），而非供电电压。 | 目标专利中，退化电感器310连接在PMOS晶体管P1的源极和供电电压VDD之间（图3）。对比文件中的退化电感器连接在NMOS晶体管的源极和地之间，两者的连接对象（晶体管类型、连接端点）完全不同。本领域技术人员无法从对比文件的NMOS源极接地退化结构，推理出PMOS源极接电源的退化结构。因此，技术特征J未被公开。 |
| **技术特征K**：进一步包括：第二保护二极管，被配置为限制所述放大器的所述输入端子与所述放大器的输出端子之间的电压差。<br>**判断结果：未直接公开且未隐含公开** | 对比文件未公开连接在放大器输入端子和输出端子之间、用于限制两者电压差的二极管。 | 目标专利中的第二保护二极管（对应说明书中的保护二极管321-323）连接在输入端子340和输出端子341之间，用于限制其电压差，保护栅/漏结（参见说明书第[0029]-[0030]段）。对比文件的保护方案完全不涉及对放大器输入和输出端子之间电压差的直接钳位。因此，技术特征K未被公开。 |
| **技术特征L**：其中所述第二保护二极管进一步被配置为限制所述PMOS晶体管的栅极端子与所述PMOS晶体管的漏极端子之间的电压差。<br>**判断结果：未直接公开且未隐含公开** | 对比文件未公开PMOS晶体管，也未公开连接在任一晶体管栅极与漏极之间用于限制该电压差的二极管。 | 技术特征L是技术特征K的进一步限定，明确了第二保护二极管对PMOS晶体管栅-漏电压差的限制作用。对比文件未公开此技术特征。因此，技术特征L未被公开。 |
| **技术特征M**：其中所述第二保护二极管耦合在所述PMOS晶体管的栅极端子与所述PMOS晶体管的漏极端子之间。<br>**判断结果：未直接公开且未隐含公开** | 对比文件未公开PMOS晶体管，也未公开连接在任一晶体管栅极与漏极之间的二极管。 | 技术特征M是技术特征K和L的结构限定。对比文件中不存在这样的连接关系。因此，技术特征M未被公开。 |
| **技术特征N**：进一步包括：NMOS晶体管，被配置为基于所述输入信号生成所述放大器的所述输出信号，其中所述放大器是CMOS放大器。<br>**判断结果：未直接公开且未隐含公开** | 对比文件公开了NMOS晶体管（FET 74）作为放大器件（参见图6）。但对比文件从未将其描述为“CMOS放大器”。其放大器是单NMOS晶体管构成的源极退化LNA。 | 目标专利的放大器是CMOS放大器，明确包含PMOS晶体管（特征A）和NMOS晶体管（特征N）共同构成反相放大器（参见说明书第[0022]段）。对比文件仅公开了单一的NMOS晶体管作为放大元件，并未公开由互补的PMOS和NMOS晶体管对组成的CMOS放大器结构。因此，尽管对比文件有NMOS晶体管，但未公开“CMOS放大器”这一整体技术特征。技术特征N未被公开。 |
| **技术特征O**：进一步包括：第三保护二极管，被配置为限制所述放大器的所述输入端子与所述NMOS晶体管的源极端子之间的电压差。<br>**判断结果：未直接公开且未隐含公开** | 对比文件未公开连接在放大器输入端子和NMOS晶体管源极之间、用于限制两者电压差的二极管。对比文件二极管87连接在体端和地之间。 | 目标专利中的第三保护二极管（对应说明书中的保护二极管324）连接在NMOS晶体管N1的栅极（即放大器输入）和源极（地）之间，以限制其电压差，保护栅/源结（参见说明书第[0031]段）。对比文件未公开具有此连接关系和功能的二极管。其保护机制是通过控制体电位来间接影响源极电位，而非在输入和源极之间直接设置钳位二极管。因此，技术特征O未被公开。 |
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