对比文件名称：2013-07-09_发明授权_US08482071B2 Diode biased ESD protection device and method
目标专利名称：用于放大器的装置和方法 CN107258054B
模型名称：OpenAI GPT-4
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：包括：PMOS晶体管，被配置为放大输入信号并且生成所述放大器的输出信号<br>**《未公开》** | 对比文件[0031]段提到“...an ESD device, alternatively, can also be constructed with a PMOS transistor as shown in FIG. 3b. Pad 110 is coupled to the drain 102 of a PMOS transistor 103 whose source 108 is coupled to a power supply 146 and whose gate 104 is coupled to the power supply via a reverse-biased polysilicon diode 147.” | 对比文件公开了PMOS晶体管（103），但其是作为独立的ESD保护器件本身，用于在ESD事件中提供放电通路。其作用是在焊盘（pad）电压超过阈值时导通以保护其他电路，而不是用于“放大输入信号并生成输出信号”。目标专利中的PMOS晶体管是放大器（如CMOS反相放大器）的核心放大元件，用于信号放大。两者功能和作用完全不同。因此，对比文件未公开特征A。 |
| **技术特征B**：退化电感器，被配置为减小所述放大器的增益<br>**《未公开》** | 经查，对比文件全文未提及“退化电感器”或任何电感器。 | 对比文件完全没有公开任何电感器，更没有提及使用电感器来减小放大器增益。目标专利中的退化电感器是其放大器结构的一部分，用于改善线性度或减小对晶体管绝对增益的依赖性。该特征在对比文件中完全没有记载。因此，对比文件未公开特征B。 |
| **技术特征C**：第一保护二极管，被配置为限制所述放大器的输入端子与供电电压之间的电压差<br>**《未公开》** | 对比文件[0031]段描述了PMOS ESD器件：“Pad 110 is coupled to the drain 102 of a PMOS transistor 103 whose source 108 is coupled to a power supply 146 and whose gate 104 is coupled to the power supply via a reverse-biased polysilicon diode 147.” | 对比文件确实公开了连接在PMOS晶体管栅极（104）和电源（146）之间的二极管（147）。然而，该二极管在对比文件中的作用是：在ESD事件（焊盘电压负向过冲）期间，通过其反向漏电流和栅-漏电容耦合，帮助建立RC时间常数以抬升栅极电压，从而更快地触发ESD晶体管导通，降低其触发电压（见[0029]-[0030]段）。其核心作用是“触发”或“辅助触发”ESD保护器件，而非直接“限制”放大器的输入端子与供电电压之间的电压差以保护放大器。目标专利中的第一保护二极管（如320）是直接并联在放大器输入端子和电源（通过PMOS源极）之间，其明确作用是钳位（限制）两者间的电压，防止放大器晶体管被过压损坏。两者作用不同。因此，对比文件未直接或隐含公开特征C。 |
| **技术特征D**：一个或多个主保护二极管，被配置为在地面与所述供电电压之间的电压差超过第一阈值电压时限制地面与所述供电电压之间的所述电压差<br>**《未公开》** | 经查，对比文件全文未提及连接在地面（GND）和供电电压（VDD）之间的“主保护二极管”。 | 对比文件没有描述任何直接连接在电源和地之间、用于限制电源和地之间电压差的二极管结构。目标专利中的主保护二极管（如302、303）是连接在输入端与电源/地之间，或用于在输入端和地之间形成放电路径，其功能与特征D描述的直接连接在电源和地之间的二极管不同。因此，对比文件未公开特征D。 |
| **技术特征E**：以及钳位电路，被配置为在所述供电电压与地面之间的电压差超过第二阈值电压时限制所述供电电压与地面之间的所述电压差。<br>**《未公开》** | 经查，对比文件全文未提及连接在供电电压（VDD）和地面（GND）之间、用于在电压差超过阈值时将其钳位的“钳位电路”。 | 对比文件描述的是连接在焊盘（信号端）和电源/地之间的ESD保护器件，并未描述一个单独的、专门用于钳位电源和地之间电压的电路。目标专利的钳位电路（305）是独立的电源-地钳位器。该特征在对比文件中完全没有记载。因此，对比文件未公开特征E。 |
| **技术特征F**：其中所述第一保护二极管进一步被配置为限制所述PMOS晶体管的栅极端子与源极端子之间的电压差。<br>**《隐含公开》** | 对比文件[0031]段：Pad 110 is coupled to the drain 102 of a PMOS transistor 103 whose source 108 is coupled to a power supply 146 and whose gate 104 is coupled to the power supply via a reverse-biased polysilicon diode 147. | 对比文件中，二极管147连接在PMOS晶体管103的栅极（104）和电源（146）之间。在目标专利中，PMOS晶体管P1的源极通过退化电感器310连接到供电电压（VDD），因此在正常工作及某些ESD场景下，源极电位与供电电压VDD近似或直接相连。对比文件的二极管147连接在栅极和电源（VDD）之间，那么当栅极与电源（VDD）之间的电压差超过二极管的正向压降（或反向击穿电压，取决于极性）时，二极管将导通并钳位该电压。由于PMOS源极连接到VDD，因此栅极与电源（VDD）之间的电压差实质上等同于栅极与源极之间的电压差。因此，本领域技术人员能够从对比文件公开的“二极管连接在PMOS栅极与电源之间”这一技术方案，毫无困难地推理出该二极管同样能够起到“限制PMOS晶体管的栅极端子与源极端子之间的电压差”的作用。这属于隐含公开。 |
| **技术特征G**：其中所述第一保护二极管耦合在所述PMOS晶体管的源极端子与所述PMOS晶体管的栅极端子之间。<br>**《隐含公开》** | 对比文件[0031]段：Pad 110 is coupled to the drain 102 of a PMOS transistor 103 whose source 108 is coupled to a power supply 146 and whose gate 104 is coupled to the power supply via a reverse-biased polysilicon diode 147. | 对比文件明确公开了二极管147连接在PMOS晶体管103的栅极（104）和电源（146）之间。目标专利中，第一保护二极管（320）连接在PMOS晶体管P1的源极和栅极之间。然而，在典型的CMOS电路尤其是放大器偏置中，PMOS晶体管的源极通常连接到电源电压（VDD）或通过一个小的阻抗（如退化电感）连接到VDD。因此，将二极管连接在“栅极与电源”之间，与将二极管连接在“栅极与源极”之间（当源极接电源时），在电路拓扑和电气功能上是等效的，都是为栅-源（或栅-电源）节点提供钳位保护。本领域技术人员在阅读对比文件后，为了实现保护PMOS晶体管栅源结的目的，完全可以根据实际电路布局和连接便利性，选择将保护二极管的一端连接到PMOS的源极端子（该源极端子最终连接到电源），这属于常规的、显而易见的电路连接方式变更。因此，该特征被对比文件隐含公开。 |
| **技术特征H**：其中所述第一保护二极管进一步被配置为保护所述PMOS晶体管的栅/源结。<br>**《隐含公开》** | 对比文件[0031]段：Pad 110 is coupled to the drain 102 of a PMOS transistor 103 whose source 108 is coupled to a power supply 146 and whose gate 104 is coupled to the power supply via a reverse-biased polysilicon diode 147. | 基于对特征F和G的分析，对比文件公开了连接在PMOS晶体管栅极和电源之间的二极管，该二极管能限制栅极与电源（等效于源极）之间的电压差。在半导体器件领域，限制栅源电压差（Vgs）的根本目的就是为了防止过高的Vgs损坏栅氧化层，即保护“栅/源结”。这是本领域的公知常识。因此，本领域技术人员能够从对比文件公开的“二极管连接在PMOS栅极与电源之间以在ESD事件中起作用”这一信息，合理推断出该二极管同样具备“保护PMOS晶体管的栅/源结”的功能。这属于隐含公开。 |
| **技术特征I**：进一步包括：电阻器，与所述第一保护二极管串联耦合。<br>**《未公开》** | 经查，对比文件全文未提及与图3b中二极管147串联的电阻器。 | 对比文件图3b及相应描述中，二极管147是直接连接在栅极104和电源146之间，没有与之串联的电阻器。虽然在[0046]段提到“other electrical components, such as diodes and resistors, may be in series with the diode 141”（针对NMOS实施例的二极管141），但这是一种泛化的、可能性的描述，并未具体公开或教导在PMOS ESD器件的栅极-电源二极管支路中串联电阻器。目标专利中明确限定了与第一保护二极管（320）串联的电阻器（402）。该具体特征在对比文件中没有明确记载，也没有足够的依据推断其必然存在。因此，对比文件未公开特征I。 |
| **技术特征J**：其中所述退化电感器耦合在所述PMOS晶体管的源极端子与所述供电电压之间。<br>**《未公开》** | 经查，对比文件全文未提及任何电感器。 | 同特征B，对比文件完全没有公开任何电感器，更不用说将电感器耦合在PMOS晶体管源极和供电电压之间这一具体连接关系。因此，对比文件未公开特征J。 |
| **技术特征K**：进一步包括：第二保护二极管，被配置为限制所述放大器的所述输入端子与所述放大器的输出端子之间的电压差。<br>**《未公开》** | 经查，对比文件全文未提及连接在放大器（或ESD器件）的输入端子（对应焊盘110）和输出端子之间的保护二极管。 | 对比文件中的ESD保护器件（100或103）是一个两端器件（焊盘110和电源/地），其本身没有独立的“输入端子”和“输出端子”构成信号放大通路。目标专利中的第二保护二极管（如321-323）是连接在放大器的输入端子和输出端子之间，用于限制信号通路的电压差。该结构在对比文件中完全没有记载。因此，对比文件未公开特征K。 |
| **技术特征L**：其中所述第二保护二极管进一步被配置为限制所述PMOS晶体管的栅极端子与所述PMOS晶体管的漏极端子之间的电压差。<br>**《未公开》** | 经查，对比文件全文未提及连接在PMOS晶体管栅极和漏极之间的保护二极管。 | 对比文件中，PMOS晶体管103的栅极通过二极管147连接到电源，漏极连接到焊盘110，两者之间没有直接连接的保护二极管。目标专利中的第二保护二极管（如323）明确连接在PMOS晶体管栅极和漏极之间（或通过输入端子和输出端子）。该特征在对比文件中没有公开。因此，对比文件未公开特征L。 |
| **技术特征M**：其中所述第二保护二极管耦合在所述PMOS晶体管的栅极端子与所述PMOS晶体管的漏极端子之间。<br>**《未公开》** | 经查，对比文件全文未提及连接在PMOS晶体管栅极和漏极之间的保护二极管。 | 同特征L，对比文件没有公开这样的连接关系。因此，对比文件未公开特征M。 |
| **技术特征N**：进一步包括：NMOS晶体管，被配置为基于所述输入信号生成所述放大器的所述输出信号，其中所述放大器是CMOS放大器。<br>**《未公开》** | 对比文件主要描述了独立的NMOS或PMOS ESD保护器件。虽然提到了NMOS晶体管（如[0028]段图2b中的100），但它是作为ESD保护器件本身，而不是与PMOS晶体管共同构成一个CMOS放大器。 | 目标专利明确要求保护的是一个CMOS放大器，其包括PMOS和NMOS晶体管共同构成反相放大器（见说明书[0022]段）。对比文件中的NMOS或PMOS晶体管是单独的ESD保护单元，并非用于信号放大的放大器核心。两者属于不同功能的电路模块。因此，对比文件未公开特征N。 |
| **技术特征O**：进一步包括：第三保护二极管，被配置为限制所述放大器的所述输入端子与所述NMOS晶体管的源极端子之间的电压差。<br>**《未公开》** | 经查，对比文件全文未提及连接在放大器输入端子（或等效点）与NMOS晶体管源极之间的保护二极管。 | 对比文件没有描述包含NMOS和PMOS晶体管的CMOS放大器结构，因此也就不存在针对该结构中“NMOS晶体管源极”的保护二极管。目标专利中的第三保护二极管（324）是CMOS放大器保护架构的一部分。该特征在对比文件中完全没有记载。因此，对比文件未公开特征O。 |
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