对比文件名称：2001-11-20_发明授权_US06320234B1 Semiconductor memory device and method for manufacturing the same
目标专利名称：缩放布局设计中将虚栅极接地CN105981157B
模型名称：DeepSeek
根据对目标专利说明书和权利要求的理解，以及对比文件公开内容的详细分析，现创建特征比对表格如下：
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **特征A：包括：半导体器件有源区中的虚栅极**《隐含公开》 | “The dummy transistor 23 includes impurity regions 25 and 27 which are formed at the formation of a source and drain, and a polysilicon layer 29 which is formed at the formation of a gate electrode. Although the dummy transistor 23 has the structure of a MOS transistor, it does not function as a MOS transistor.” (说明书第[0049]段) | 目标专利中的“虚栅极”指用于控制器件但不作为有源器件工作的栅极（见说明书第[0046]段）。对比文件公开了“虚设晶体管”（dummy transistor），其具有栅极结构（polysilicon layer 29）但不作为有源晶体管工作。因此，虚设晶体管的栅极即相当于“虚栅极”。虽然对比文件未明确使用“虚栅极”一词，但本领域技术人员可以毫无疑义地推断出，不工作的晶体管上的栅极即为一种虚设的栅极。因此，该特征被对比文件隐含公开。 |
| **特征B：毗邻于所述虚栅极的第一有源触点**《未公开》 | “An n-channel transistor 22 is formed in the p-well 16... includes a source 26, and a drain 28.” (说明书第[0048]段) “Contact holes are formed in the interlayer dielectric layer 66 to expose the drains 28 and 34. The contact holes are filled with electrically conductive materials 68 and 70.” (说明书第[0050]段) | 目标专利的“第一有源触点”具体指如MD1 112等与源/漏区电连接的触点（见说明书第[0050], [0051]段）。对比文件描述了有源晶体管（22, 30）的源/漏区（26, 28, 34, 36）以及连接到这些源/漏区的导电材料（68, 70）。然而，对比文件并未明确描述这些导电触点“毗邻于”虚设晶体管（23, 33）的栅极（29, 35）。虽然图1显示虚设晶体管与有源晶体管相邻，但并未明确指出与虚设晶体管栅极相邻的特定“有源触点”。因此，对比文件未公开“毗邻于所述虚栅极的第一有源触点”这一具体位置关系特征。 |
| **特征C：所述虚栅极和所述第一有源触点上的电介质层，所述电介质层上形成有开口**《未公开》 | “An interlayer dielectric layer 66 is formed on the main surface... Contact holes are formed in the interlayer dielectric layer 66...” (说明书第[0050]段) | 目标专利中，覆盖在虚栅极和有源触点上的电介质层（如1002）及其上的开口（如1100）是形成后续堆叠式触点和通孔的关键结构（见说明书图10-12）。对比文件公开了层间电介质层66和在其中形成的接触孔。然而，这些接触孔是针对有源晶体管的漏极（28, 34）形成的，并未明确描述覆盖在虚设晶体管栅极（虚栅极）和某个特定相邻有源触点上的电介质层，以及在该电介质层上为形成特定堆叠结构而开设的开口。因此，该特征未被公开。 |
| **特征D：沉积于所述开口的侧壁上的第一隔离层**《未公开》 | 未发现相关内容。 | 目标专利中的“第一隔离层”（如内衬1200）沉积在开口侧壁，用于将后续形成的第一堆叠式触点与虚栅极电隔离（见说明书第[0062]段及图12）。对比文件完全没有提及在接触孔或任何开口的侧壁上沉积隔离层的步骤或结构。因此，该特征未被对比文件公开。 |
| **特征E：形成于所述开口中的第一堆叠式触点，所述第一堆叠式触点被电耦合至所述第一有源触点**《未公开》 | “The contact holes are filled with electrically conductive materials 68 and 70.” (说明书第[0050]段) | 目标专利的“第一堆叠式触点”（如1310）是形成在电介质层开口中、与有源触点电连接的多层结构的一部分（见说明书第[0064]段及图14）。对比文件中的导电材料68、70仅是填充接触孔以连接漏极与布线层72的导电体，并未描述其为具有特定侧壁隔离层、与下方触点堆叠的“堆叠式触点”结构。因此，该特征未被公开。 |
| **特征F：沉积于所述第一堆叠式触点的表面上与所述第一有源触点相对的盖层，侧壁上的所述第一隔离层将所述第一堆叠式触点与所述虚栅极电隔离**《未公开》 | 未发现相关内容。 | 目标专利中的“盖层”（如内衬1600）沉积在第一堆叠式触点表面，与第一隔离层（1200）共同作用实现电隔离（见说明书第[0066]-[0067]段及图16-17）。对比文件完全没有提及在触点上形成盖层或类似结构，也未描述通过侧壁隔离层将触点与虚栅极隔离的机制。因此，该特征未被公开。 |
| **特征G：以及穿过所述电介质层的第一通孔，所述第一通孔落在所述虚栅极上并通过所述盖层的一部分直接落在所述第一堆叠式触点的所述表面上以将所述第一堆叠式触点和所述第一有源触点电耦合至所述虚栅极以使所述虚栅极接地。**《未公开》 | “The potentials of the impurity regions 25, 27, 37, and 39 in the dummy transistors 23 and 33 in the border region 13 are placed in a floating state.” (说明书第[0049]段) | 这是目标专利的核心发明点，即通过一个通孔（如2000）同时落在虚栅极和堆叠式触点上，从而将有源触点与虚栅极连接以实现接地（见说明书第[0070]段及图20-21）。对比文件明确记载虚设晶体管（23, 33）的杂质区（相当于源/漏）电位处于浮置（floating）状态，即未被连接到固定电位（如地）。这意味着对比文件中的虚设元件并未被接地，且未公开任何通过通孔连接虚设晶体管栅极与有源触点以实现接地的结构。因此，该特征未被公开。 |
| **特征H：其特征在于，进一步包括：直接耦合在所述虚栅极和所述第一通孔之间的栅极触点，所述栅极触点在侧壁上具有第二隔离层，所述栅极触点被自对齐到所述第一有源触点以及和所述第一堆叠式触点自对齐。**《未公开》 | 未发现相关内容。 | 目标专利中的“栅极触点”（如810）是直接形成在虚栅极上的触点，侧壁有隔离层（内衬600），并与有源触点及堆叠式触点自对齐（见说明书第[0056]-[0060]段及图9）。对比文件没有描述任何直接形成在虚设晶体管栅极上的独立“栅极触点”结构，更没有涉及该触点与有源触点或堆叠式触点的自对齐关系。因此，该特征未被公开。 |
| **特征I：其特征在于，进一步包括：毗邻于所述虚栅极的第二有源触点**《隐含公开》 | 参见图1，虚设晶体管23、33与有源晶体管22、30、48、56相邻布置。 | 目标专利中可能存在多个有源触点。对比文件的图1及文字描述显示，在存储单元区（12）和周边电路区（14）中存在多个有源晶体管（22, 30, 48, 56）。虽然未明确使用“第二有源触点”一词，但本领域技术人员可以理解，在半导体器件中，虚设元件周围通常存在多个有源器件及其触点。因此，可以合理推断存在毗邻于虚设晶体管（虚栅极）的其他有源触点。该特征被隐含公开。 |
| **特征J：以及相邻的堆叠式触点，所述相邻的堆叠式触点电耦合至所述第二有源触点并和所述第二有源触点对齐，且和所述第一通孔自对齐，以将所述相邻的堆叠式触点与所述第一通孔电隔离。**《未公开》 | 未发现相关内容。 | 目标专利描述了“相邻的堆叠式触点”（如1320）与第二有源触点连接，并与第一通孔自对齐以实现电隔离（见说明书第[0074]段及图22A-22B）。对比文件没有公开任何“堆叠式触点”结构，也没有描述触点之间通过自对齐实现电隔离的机制。因此，该特征未被公开。 |
| **特征K：其特征在于，所述第一通孔和所述栅极触点自对齐，并且所述第一堆叠式触点的所述侧壁上的所述第一隔离层被安排成至少部分地与所述第一有源触点交叠，所述第一隔离层的交叠部分将所述第一堆叠式触点的一部分与所述第一通孔的一部分电隔离。**《未公开》 | 未发现相关内容。 | 该特征涉及第一通孔、栅极触点、第一堆叠式触点、第一隔离层和第一有源触点之间复杂的自对齐和交叠隔离关系（见说明书相关描述）。对比文件完全没有涉及这些元件的自对齐、交叠或通过隔离层进行部分电隔离的任何教导。因此，该特征未被公开。 |
| **特征L：其特征在于，进一步包括：有源栅极**《直接公开》 | “The n-channel transistor 22 includes a gate electrode 24... The p-channel transistor 30 includes a gate electrode 32...” (说明书第[0048]段) | 目标专利的“有源栅极”指作为有源器件一部分的功能性栅极（如导电栅极106）。对比文件明确公开了有源晶体管（22, 30, 48, 56）的栅电极（24, 32, 50, 58），这些即是有源栅极。因此，该特征被对比文件直接公开。 |
| **特征M：毗邻于所述有源栅极的第二有源触点**《隐含公开》 | “The n-channel transistor 22... includes a source 26, and a drain 28.” (说明书第[0048]段) | 目标专利中与有源栅极相邻的有源触点。对比文件描述了有源晶体管具有源极和漏极（26, 28, 34, 36等），这些源/漏区可通过导电材料（68, 70等）形成电连接，本领域技术人员可理解这些构成了有源触点。由于这些源/漏区与有源栅极（24, 32等）相邻，因此可以推断存在毗邻于有源栅极的有源触点。该特征被隐含公开。 |
| **特征N：第二堆叠式触点，所述第二堆叠式触点被电耦合至所述第二有源触点且在侧壁上包括将所述第二堆叠式触点与所述有源栅极电隔离的第二隔离层**《未公开》 | 未发现相关内容。 | 目标专利的“第二堆叠式触点”（如1320）具有侧壁隔离层以实现与有源栅极的隔离（见说明书第[0074]段）。对比文件没有公开任何具有侧壁隔离层的“堆叠式触点”结构。其导电材料68、70等是简单填充接触孔，没有侧壁隔离层描述。因此，该特征未被公开。 |
| **特征O：以及电耦合至所述有源栅极且和所述第二堆叠式触点自对齐的第二通孔。**《未公开》 | 未发现相关内容。 | 目标专利的“第二通孔”（如2200）电耦合至有源栅极并与第二堆叠式触点自对齐（见说明书第[0074]段及图22A）。对比文件没有描述任何与有源栅极连接且与触点结构自对齐的“通孔”。其布线通过接触孔和布线层实现。因此，该特征未被公开。 |
| **特征P：其特征在于，所述器件被集成到移动电话、机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、计算机、手持式个人通信系统PCS单元、便携式数据单元、和/或位置固定的数据单元中。**《隐含公开》 | 对比文件涉及半导体存储器器件，属于通用半导体技术领域。 | 该特征是对半导体器件应用领域的限定。对比文件虽然未明确列举这些具体设备，但其公开的半导体存储器器件是本领域公知的可用于各种电子设备（包括通信、计算、娱乐设备等）的基础元件。本领域技术人员可以合理推断，该半导体存储器器件可以被集成到诸如移动电话、计算机等设备中。因此，该特征被隐含公开。 |
综上所述，对比文件仅直接公开了技术特征L，隐含公开了技术特征A、I、M、P。其余技术特征均未被对比文件直接或隐含公开。
<<<L>>><<<a>>><<<i>>><<<m>>><<<p>>>