对比文件名称：2005-07-05_US6914954B_发明授权_US06914954B2 Apparatus and method for serial data communication between plurality of chips in a chip set
目标专利名称：用于芯片到芯片通信的系统和方法CN106796563B
本次调用模型名称：DeepSeek
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **特征A：包括：总线接口，所述总线接口被配置成耦合至芯片间总线**<br>**《直接公开》** | [0034] ... a data line 300 is interconnected between the master control unit 31, the master output encoder 32, and the master input decoder 33 in the first IC chip 30, between the slave output encoder 36 and slave input decoder 37 in the second IC chip 34, and between the slave output encoder 40 and slave input decoder 41 in the third IC chip 38. The direction of data transmission via the data line 300 is indicated by the arrows therein. That is, the data line is bi-directional between any two chips.<br>[0045] ... requires only three signal lines. | 对比文件公开了用于连接多个芯片（第一IC芯片30、第二IC芯片34、第三IC芯片38）的“data line 300”，以及连接主控单元与从控单元的“signal lines 312, 313”（传输控制信号和同步时钟信号）。这些信号线共同构成了芯片间总线。每个芯片（如第一IC芯片30）都通过其内部模块（如主输出编码器32、主输入解码器33）与这些信号线连接，这相当于公开了被配置成耦合至芯片间总线的总线接口。因此，本领域技术人员能够毫无疑义地得出该技术特征。 |
| **特征B：发射机，所述发射机包括驱动器，所述驱动器将数据信号输出到所述总线接口以供跨所述芯片间总线进行传输**<br>**《直接公开》** | [0031] ... the master control unit 31 is wire connected to the master output encoder 32 by means of signal lines 310, 320 ...<br>[0044] ... data communication is carried out from one IC chip to the other according to the value of each bit during each period of the transfer phase.<br>[0047] During the presence of the clock cycle bit 0 and bit 1, the first IC chip 30 transmits the two bits of data successively to the second IC chip 34... | 对比文件公开了“master output encoder 32”（主输出编码器）和“slave output encoder 36, 40”（从输出编码器）。这些输出编码器在传输阶段（transfer phase）根据同步时钟信号的周期计数，通过数据线300向其他芯片发送数据（如第一IC芯片30向第二IC芯片34发送数据）。输出编码器执行将内部并行数据转换为串行数据并驱动到数据线上的功能，必然包含用于输出数据信号的驱动器。因此，本领域技术人员能够毫无疑义地得出该技术特征。 |
| **特征C：接收机，所述接收机耦合至所述总线接口**<br>**《直接公开》** | [0031] ... the master control unit 31 is wire connected to the master input decoder 33 by means of a signal line 311...<br>[0034] ... a data line 300 is interconnected between ... the master input decoder 33 in the first IC chip 30...<br>[0044] ... sets the master input decoder 33 ready for data reception. | 对比文件公开了“master input decoder 33”（主输入解码器）和“slave input decoder 37, 41”（从输入解码器）。这些输入解码器在传输阶段从数据线300上接收来自其他芯片的数据（如第二IC芯片34向第一IC芯片30发送数据）。输入解码器执行从数据线上接收并解码串行数据的功能，并且明确连接到数据线300，因此相当于耦合至总线接口的接收机。因此，本领域技术人员能够毫无疑义地得出该技术特征。 |
| **特征D：时钟数据恢复(CDR)电路，所述时钟数据恢复(CDR)电路操作地耦合至所述接收机**<br>**未直接公开，亦未隐含公开** | （对比文件未提及任何时钟数据恢复（CDR）电路） | 对比文件描述的系统使用由主控单元31明确生成并通过专用信号线313分发的同步时钟信号（synchronization clock signal）来控制数据传输时序（参见[0034], [0044]）。接收端（输入解码器）直接使用该分发的外部时钟来采样数据，不需要从数据流中恢复时钟。因此，本领域技术人员无法从对比文件中得出或推断出存在一个操作地耦合至接收机的CDR电路。这与目标专利中为处理时钟漂移而设置CDR电路的技术方案不同。 |
| **特征E：锁相环(PLL)，所述锁相环(PLL)接收参考时钟信号并且将时钟信号输出到所述发射机的驱动器和所述CDR电路**<br>**未直接公开，亦未隐含公开** | （对比文件未提及锁相环（PLL））<br>[0044] Although the above-described synchronization clock signal is issued by the master control unit 31 in the first IC chip 30, someone skilled in the art knows that the synchronization clock signal can also be issued by the other control unit, for example, the slave control unit 35 or slave control unit 39, or by the external circuit 70... | 对比文件仅提及生成同步时钟信号的主控单元或外部电路70，但完全没有描述时钟信号的生成机制，特别是没有提及锁相环（PLL）。虽然本领域技术人员知道PLL是一种常见的时钟生成电路，但对比文件本身并未公开或教导“PLL接收参考时钟信号并输出时钟信号”这一具体技术特征，更未提及将时钟信号输出到发射机的驱动器和CDR电路（后者在对比文件中亦不存在）。因此，该技术特征未被公开。 |
| **特征F：其中所述发射机通过所述总线接口将主时钟信号输出到所述芯片间总线上**<br>**《直接公开》** | [0034] ... the master control unit 31 is wire connected to the slave control unit 35 ... and to the slave control unit 39 ... by signal lines 312, 313 which are used to transmit a transfer control signal and a synchronization clock signal respectively.<br>[0044] When the master control unit 31 in the first IC chip 30 issues the transfer control signal and synchronization clock signal respectively over the signal lines 312 and 313 to the slave control unit 35... | 对比文件明确公开，作为主芯片的第一IC芯片30中的主控单元31通过信号线313将同步时钟信号（synchronization clock signal）输出到芯片间总线上（信号线313是连接芯片的总线的一部分），以供从芯片（第二IC芯片34、第三IC芯片38）使用。这相当于公开了主IC的发射机（或时钟发射部分）通过总线接口将主时钟信号输出到芯片间总线上。因此，本领域技术人员能够毫无疑义地得出该技术特征。 |
| **特征G：控制系统，所述控制系统操作地耦合至所述PLL和所述CDR电路，所述控制系统被配置成通过控制所述PLL来改变所述主时钟信号的频率**<br>**未直接公开，亦未隐含公开** | [0030] The first IC chip 30 includes a master control unit 31...<br>[0044] ... the master control unit 31 sends out the transfer control signal and the synchronization clock signal... | 对比文件公开了“master control unit 31”（主控单元），它是一个控制系统。然而，对比文件未公开该控制系统耦合至PLL（特征E未公开）或CDR电路（特征D未公开）。更重要的是，对比文件完全没有描述改变同步时钟信号频率的任何内容。其同步时钟信号用于定义数据传输的时间槽，但并未提及频率可变或对其进行控制。目标专利中通过控制PLL动态改变频率以应对EMI是其核心创新之一，这在对比文件中毫无体现。因此，该技术特征未被公开。 |
| **特征H：其中数据传输在独立于远程从IC处的时钟活动的频率改变期间继续**<br>**未直接公开，亦未隐含公开** | （对比文件未提及改变时钟频率，也未提及在频率改变期间数据传输的行为） | 该技术特征描述了在频率改变期间，数据传输能够持续进行，且不依赖于从IC处的时钟活动（因为从IC无独立时钟）。对比文件既未公开“改变主时钟信号的频率”（特征G未公开），也未描述在此类改变期间数据传输的行为。其系统依赖于一个稳定的同步时钟信号来维持通信；如果该时钟信号的频率发生改变，本领域技术人员无法从对比文件推断出通信是否会继续。该特征与目标专利的特定架构（从IC无PLL）紧密相关，而对比文件未公开此架构。因此，该技术特征未被公开。 |
| **特征I：以及温度控制电路，所述温度控制电路操作地耦合至所述控制系统和所述CDR电路**<br>**未直接公开，亦未隐含公开** | （对比文件未提及任何温度控制电路、温度传感器或基于温度的操作） | 对比文件全文未提及温度、温度控制电路或任何与热管理相关的组件。目标专利中引入温度控制电路来管理CDR电路的唤醒以纠正时钟漂移，这是对比文件中完全不存在的技术概念。因此，该技术特征未被公开。 |
| **特征J：其中所述控制系统基于温度的改变和所述温度控制电路来唤醒所述CDR电路。**<br>**未直接公开，亦未隐含公开** | （对比文件未提及基于温度改变唤醒任何电路） | 如特征I所述，对比文件不存在温度控制电路和CDR电路。因此，更不存在控制系统基于温度改变来唤醒CDR电路的技术方案。该技术特征未被公开。 |
| **特征K：其特征在于，进一步包括定时器控制电路，所述定时器控制电路操作地耦合至所述控制系统和所述CDR电路，其中所述控制系统基于所述定时器控制电路来周期性地唤醒所述CDR电路达一预定时间量以纠正时钟漂移。**<br>**未直接公开，亦未隐含公开** | （对比文件未提及定时器控制电路、周期性唤醒或纠正时钟漂移） | 对比文件未公开任何定时器控制电路，也未描述周期性地唤醒任何电路以进行校准或纠正漂移。其系统操作依赖于持续分发的同步时钟信号，未提及该信号可能存在漂移需要纠正。因此，该技术特征未被公开。 |
| **特征L：其特征在于，所述温度控制电路被配置成从温度传感器接收温度信号。**<br>**未直接公开，亦未隐含公开** | （对比文件未提及温度传感器） | 如特征I、J所述，对比文件未涉及任何温度相关组件，因此必然未公开温度控制电路从温度传感器接收信号。该技术特征未被公开。 |
| **特征M：其特征在于，所述接收机包括可编程端电路，所述可编程端电路被配置成允许与所述接收机相关联的端阻抗的变动，并且其中所述控制系统基于到所述远程从IC的距离来配置所述端阻抗。**<br>**未直接公开，亦未隐含公开** | （对比文件未提及可编程端、端阻抗变动或基于距离配置阻抗） | 对比文件描述的接收端（输入解码器）是功能模块，但未公开其具有可编程的端阻抗，也未提及为匹配传输线特性或基于通信距离而调整阻抗。目标专利中通过可编程端来优化功耗和信号完整性是对比文件中未涉及的技术手段。因此，该技术特征未被公开。 |
| **特征N：其特征在于，进一步包括定时器控制电路，其中所述控制系统被配置成响应于来自所述温度控制电路的信号基于所述定时器控制电路来唤醒所述CDR电路达一时间量。**<br>**未直接公开，亦未隐含公开** | （对比文件未提及定时器控制电路、温度控制电路以及两者的协同工作） | 该技术特征涉及温度控制电路和定时器控制电路的协同工作以管理CDR唤醒。如前述，对比文件未公开这两个电路中的任何一个，更未公开它们之间的交互。因此，该技术特征未被公开。 |
| **特征O：其特征在于，所述发射机进一步包括串行化器，所述串行化器被配置成从所述PLL接收时钟信号。**<br>**未直接公开，亦未隐含公开** | [0047] ... the first IC chip 30 transmits the two bits of data successively to the second IC chip 34... | 对比文件中的输出编码器（如master output encoder 32）必然执行将内部数据转换为串行数据流的功能，这隐含了串行化的概念。然而，该技术特征明确限定串行化器“被配置成从所述PLL接收时钟信号”。由于对比文件未公开PLL（特征E），因此无法得出串行化器从PLL接收时钟信号。虽然输出编码器可能使用同步时钟信号进行工作，但该信号的来源在对比文件中并非明确为PLL。因此，该技术特征未被公开。 |
| **特征P：其特征在于，进一步包括复用器，所述复用器耦合至所述PLL并且被配置成接收低速时钟信号以及选择性地将所述时钟信号或所述低速时钟信号传递至所述发射机和所述CDR电路。**<br>**未直接公开，亦未隐含公开** | （对比文件未提及复用器（multiplexer）用于选择时钟信号，也未提及高速/低速时钟信号模式） | 对比文件未公开任何用于在不同时钟源（如来自PLL的时钟信号和低速时钟信号）之间进行选择的复用器。其系统使用单一的、由主控单元生成或外部提供的同步时钟信号。目标专利中通过复用器选择不同时钟以实现功率节省的模式，在对比文件中没有对应公开。因此，该技术特征未被公开。 |
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