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对比文件列表
1986-02-11_US4570176A_发明授权_US4570176A CMOS Cell array with transistor isolation_+++A_B_C_D_E_N_f_j+++.docx
2026-03-19 22:17
1997-11-04_None_发明专利_JPH09289251A Layout structure of semiconductor integrated circuit and its verification method_+++C_D_E_J_N+++.docx
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2006-01-05_JP2006005103A_发明专利_JP2006005103A Standard cell, standard cell library, and integrated circuit_+++C_D_E_J_N_a_b+++.docx
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2008-05-08_US2008105929A_发明申请_US20080105929A1 Semiconductor integrated circuit_+++A_B_C_J_d+++.docx
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2008-05-22_JP2008118004A_发明专利_JP2008118004A Semiconductor integrated circuit_+++A_B_C_F_J_K_L_M_d_e_g_h_n+++.docx
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2008-11-20_US2008283871A_发明申请_US20080283871A1 SEMICONDUCTOR INTEGRATED CIRCUIT_+++C_D_E_F_J_N_a_b_k+++.docx
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2008-11-27_JP2008288268A_发明专利_JP2008288268A Semiconductor integrated circuit_+++A_B_C_D_E_N+++.docx
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2009-07-14_US7562326B_发明授权_US07562326B2 Method of generating a standard cell layout and transferring the standard cell layout to a substrate_+++C_D_j_k+++.docx
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2009-10-15_US2009256180A_发明申请_US20090256180A1 Standard cell having compensation capacitance_+++C_D_J_K_a_b_e_n+++.docx
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2010-06-03_US2010133625A_发明申请_US20100133625A1 SEMICONDUCTOR INTEGRATED CIRCUIT_+++A_B_C_E_N_d_f_j+++.docx
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2011-03-31_US2011073953A_发明申请_US20110073953A1 SEMICONDUCTOR INTEGRATED CIRCUIT_+++C_F_J_a_b_d+++.docx
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2011-06-30_US2011156755A_发明申请_US20110156755A1 FLEXIBLE CMOS LIBRARY ARCHITECTURE FOR LEAKAGE POWER AND VARIABILITY REDUCTION_+++C_E_F_J_N_a_b_d+++.docx
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2011-10-18_US8039874B_发明授权_US08039874B2 Semiconductor integrated circuit_+++A_B_C_J_d_e_n+++.docx
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2013-11-07_US2013292777A_发明申请_US20130292777A1 Structure for FinFETs_+++C_E_J_N_d+++.docx
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2014-05-08_US2014124868A_发明申请_US20140124868A1 SHARED-DIFFUSION STANDARD CELL ARCHITECTURE_+++A_B_C_D_E_F_G_H_I_K_L_M_N_j+++.docx
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2014-09-16_US8836040B_发明授权_US08836040B2 Shared-diffusion standard cell architecture_+++A_B_C_D_E_F_G_H_I_J_K_L_N_m+++.docx
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2015-07-08_CN104769718A_发明公开_CN104769718A 共享扩散标准单元架构_+++A_B_C_D_E_F_G_H_I_M_N_j_k_l+++.docx
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2015-09-16_EP2917939A_发明公开_EP2917939A1 SHARED-DIFFUSION STANDARD CELL ARCHITECTURE_+++A_B_C_D_E_F_G_H_I_L_M_N+++.docx
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2015-12-24_JP2015537383A_发明专利_JP2015537383A 共用拡散標準セルの構造_+++A_B_C_D_E_F_G_H_I_K_L_M_N_j+++.docx
2026-03-19 22:17
2017-01-26_JP2017022395A_发明专利_JP2017022395A 共用拡散標準セルの構造_+++A_B_C_D_E_F_G_I_L_N_h_j_k_m+++.docx
2026-03-19 22:17
2018-08-09_JP2018125542A_发明专利_JP2018125542A 共用拡散標準セルの構造_+++A_B_C_D_E_F_G_H_I_L_M_N_j_k+++.docx
2026-03-19 22:17
2019-08-09_CN104769718B_发明授权_CN104769718B 共享扩散标准单元架构_+++A_B_C_D_E_F_G_H_I_L_M_N+++.docx
2026-03-19 22:17
2021-06-23_EP2917939B_发明授权_EP2917939B1 SHARED-DIFFUSION STANDARD CELL ARCHITECTURE_+++A_B_C_D_E_F_G_H_I_J_K_L_M_N+++.docx
2026-03-19 22:17
EP2917939A1_Description_20260309_1930_+++A_B_C_D_E_F_G_H_I_J_K_L_M_N+++.docx
2026-03-19 22:17
JPH04372168A_Description_20260309_1930_+++A_B_C_D_E_F_I_J_N_k+++.docx
2026-03-19 22:17
2006-01-05_JP2006005103A_发明专利_JP2006005103A Standard cell, standard cell library, and integrated circuit_+++C_D_E_J_N_a_b+++.docx

对比文件名称:2006-01-05_JP2006005103A_发明专利_JP2006005103A Standard cell, standard cell library, and integrated circuit

目标专利名称:232共享扩散标准单元架构CN104769718B

本次调用模型名称:GPT-4

## 特征比对表格

技术特征描述及公开性判断对比文件原文引用 (段落号/位置)公开性论述
**特征A:《隐含公开》**<br>跨所述单元延伸并且还延伸到所述单元外的N型扩散区域对比文件多处描述了N型扩散区域,例如:[2] “半導体層101のうちp型拡散領域104とは異なる領域に設けられたn型拡散領域105”。 但未明确描述其“延伸到单元外”。目标专利中,扩散区域延伸到单元外是为了与相邻单元共享扩散区域并改善边缘器件性能。对比文件虽未明确描述扩散区域延伸出单元边界,但其标准单元布局中,扩散区域(如n型扩散区域105)在单元内连续延伸。本领域技术人员公知,在标准单元库设计中,为实现单元间无缝拼接和匹配设计规则,扩散区域通常会设计为在单元边界处连续,以便与相邻单元的同类扩散区域对接。因此,可以合理推断对比文件中的扩散区域是跨单元延伸并可延伸至单元外的。因此,该特征被**隐含公开**。
**特征B:《隐含公开》**<br>跨所述单元延伸并且还延伸到所述单元外的P型扩散区域对比文件多处描述了P型扩散区域,例如:[2] “半導体層101のうち電源配線102と接地配線103との間に位置する領域に設けられたp型拡散領域104”。 但未明确描述其“延伸到单元外”。与特征A同理,P型扩散区域在对比文件中是标准单元的基本组成部分。为了实现单元间的规则排列和工艺均匀性,本领域技术人员可以合理推断,该P型扩散区域也是跨单元设计并可延伸至单元边界外,以便与相邻单元衔接。因此,该特征被**隐含公开**。
**特征C:《直接公开》**<br>在每个扩散区域之上的至少一个导电栅极,以创建半导体器件[2] “p型拡散領域104の上に互いに離間して設けられたゲート107〜111と、n型拡散領域105の上に互いに距離S1だけ離間して設けられたゲート114〜118と”。 并说明“ゲート107〜111は、p型拡散領域104とpチャネルトランジスタTr107〜Tr111を構成し、ゲート114〜118は、n型拡散領域105とnチャネルトランジスタTr114〜Tr118を構成する。”对比文件明确公开了在P型和N型扩散区域之上设置有栅极(ゲート),这些栅极与扩散区域交叉形成P沟道和N沟道晶体管(半导体器件)。这与目标专利中“在每个扩散区域之上的导电栅极以创建半导体器件”的技术特征完全相同。因此,该特征被**直接公开**。
**特征D:《直接公开》**<br>虚设栅极对,每个虚设栅极布置在所述N型扩散区域和所述P型扩散区域之上以至少创建虚设器件对,该对虚设栅极布置在所述单元的相对的边缘处[2] “半導体層101のうちp型拡散領域104の両側方に位置する部分の上に、ゲート107, 111からそれぞれ距離S1だけ離間して設けられたダミーゲート106, 112と、n型拡散領域105の両側方に位置する部分の上に、ゲート114, 118からそれぞれ距離S1だけ離間して設けられたダミーゲート113, 119とを備えている。”对比文件明确公开了在P型扩散区域104的两侧(両側方)设置有虚设栅极(ダミーゲート)106和112,在N型扩散区域105的两侧设置有虚设栅极113和119。这些虚设栅极布置在扩散区域之上(尽管部分可能不在扩散区域正上方,但“布置在…之上”在布局上通常包括横向相邻区域,且目标专利说明书图2也显示虚设栅极位于扩散区域边界之上),并位于单元的左右两侧(即相对的边缘处)。它们形成了不参与标准单元逻辑功能的虚设结构。因此,该特征被**直接公开**。
**特征E:《直接公开》**<br>以及至少一个第一导线,所述至少一个第一导线被配置成将所述虚设器件对中的至少一个虚设器件耦合到供电源以禁用所述至少一个虚设器件[2] “ゲート109の両隣に設けられたゲート108, 110は、電源配線102方向に延長され、コンタクト120,121によって電源配線102と接続されて電源電位に固定されている。一方、ゲート116の両隣に設けられたゲート115,117は、接地配線103方向に延長され、コンタクト122,123によって接地配線103と接続されて接地電位に固定されている。”对比文件公开了将特定栅极(108, 110, 115, 117)通过接触孔(コンタクト)和配线连接到电源(電源配線102)或接地(接地配線103),从而将其电位固定,使其成为“オフ状態”(关闭状态)的晶体管。虽然这里连接的是功能晶体管的栅极而非严格意义上的“虚设器件”的栅极,但对比文件背景技术部分(图9描述)明确教导了将栅极连接到电源/接地以使其“オフ状態となっており”(成为关闭状态)。结合特征D中已公开的“ダミーゲート”,本领域技术人员能够毫无疑义地知晓,为了固定电位、抑制特性波动,同样可以将虚设栅极通过导线连接到电源或接地以使其失效(禁用)。因此,该技术方案已被对比文件直接公开。
**特征F:《未公开》**<br>其中所述供电源在所述单元的一侧上对比文件中未描述供电源(VDD/VSS)在单元上的具体分布位置。图示(如标准セル100)通常显示电源和接地线在单元的上下两侧。目标专利此特征特指“一指单元”架构,其供电源(VDD和GND)仅布置在单元的一侧,这是其实现“不对称架构”和特定结扎方式的前提。对比文件未提及或暗示这种电源单侧布置的架构,其电源线布置是常规的上下或左右双侧布局。因此,该特征未被对比文件公开。
**特征G:《未公开》**<br>其中耦合到所述至少一个第一导线的所述至少一个虚设器件布置在所述单元的仅一个边缘上对比文件未描述将虚设器件(或固定电位的栅极)有选择性地仅布置在一个单元边缘进行连接。其固定电位的栅极(如108,110,115,117)或虚设栅极的布置是基于等间隔和邻接关系,而非基于电源单侧供应的限制。此特征与特征F、H紧密相关,是目标专利“一指单元”不对称架构的具体表现。对比文件中没有公开这种由于电源单侧供应而导致的仅在单元一个边缘上对虚设器件进行结扎的配置。因此,该特征未被公开。
**特征H:《未公开》**<br>并且在所述单元的所述边缘的相对边缘上的至少一个虚设器件不耦合至在所述单元的所述一侧上的所述供电源。对比文件未描述此类配置。其虚设栅极(如106,112,113,119)未被描述为连接到电源或接地,而是作为纯粹的虚设图案存在。此特征描述了在“一指单元”中,一个边缘的虚设器件被结扎,而相对边缘的虚设器件不被结扎,等待与相邻单元共享。这是目标专利共享架构的关键。对比文件未公开这种依赖于单元放置和共享的、部分虚设器件不连接电源的设计。因此,该特征未被公开。
**特征I:《未公开》**<br>其特征在于,所述至少一个第一导线与所述至少一个虚设器件的虚设栅极以及限定在所述至少一个导电栅极与所述至少一个虚设器件的虚设栅极之间的扩散区域部分接触。对比文件未描述导线同时接触栅极和扩散区域。其连接是通过接触孔(コンタクト)将栅极的延伸部分连接到电源/接地线(如120,121接触电源配線102)。目标专利此特征描述了“栅极结扎”的具体物理结构:导线214同时接触虚设栅极208和两者之间的扩散区域(见图2)。这种结构用于实现可靠的电气连接。对比文件中的连接方式是常规的栅极接触孔连接到金属线,未提及与扩散区域的接触。因此,该特征未被公开。
**特征J:《隐含公开》**<br>其特征在于,所述至少一个导电栅极包括在每个扩散区域之上的多个导电栅极[2] “p型拡散領域104の上に互いに離間して設けられたゲート107〜111と”(多个栅极107-111在P型扩散区域104上),“n型拡散領域105の上に互いに距離S1だけ離間して設けられたゲート114〜118と”(多个栅极114-118在N型扩散区域105上)。对比文件明确示出并描述了在每个扩散区域(P型和N型)之上设置有多个栅极(例如107-111为5个)。这直接对应于目标专利中“包括在每个扩散区域之上的多个导电栅极”的特征。因此,该特征被**直接公开**。
**特征K:《未公开》**<br>并且所述单元进一步包括布置在所述多个导电栅极之间的输出接头。对比文件中未提及“输出接头(output tab)”这一特定结构或功能部件。目标专利中的“输出接头”(如图2中的204)是单元内部用于连接和输出信号的特定布局结构。对比文件全文未描述该元件。因此,该特征未被公开。
**特征L:《未公开》**<br>其特征在于,每个虚设栅极包括经切割的虚设栅极对,每个经切割的虚设栅极或是与所述P型扩散区域相关联或是与所述N型扩散区域相关联。对比文件未提及“经切割的虚设栅极”。其虚设栅极(ダミーゲート)是完整的条状,并未描述被切割成分别与P型和N型扩散区域相关联的部分。目标专利此特征涉及“多晶线切割掩模”(212)将连续的虚设栅极切割成分别对应于PMOS区和NMOS区的两部分(见图2及说明书[0024]段)。这是其具体架构的细节。对比文件没有公开任何关于切割虚设栅极的内容。因此,该特征未被公开。
**特征M:《未公开》**<br>其特征在于,每个经切割的虚设栅极形成P型虚设器件或N型虚设器件的一部分。对比文件未提及经切割的虚设栅极,自然也未公开由其形成的P型或N型虚设器件。此特征是特征L的必然结果,在对比文件中同样没有公开。因此,该特征未被公开。
**特征N:《直接公开》**<br>其特征在于,进一步包括至少一个第二导线,所述至少一个第二导线被配置将所述虚设器件对中的至少一个虚设器件耦合到接地,以禁用所述至少一个虚设器件。[2] “ゲート116の両隣に設けられたゲート115,117は、接地配線103方向に延長され、コンタクト122,123によって接地配線103と接続されて接地電位に固定されている。”对比文件明确公开了将栅极(115,117)通过导线(经由接触孔122,123)连接到接地配线(103),以固定其电位使其关闭。虽然此处连接的是功能晶体管的栅极,但结合对比文件整体教导(为抑制波动可将栅极连接到电源或接地以失效),本领域技术人员能够直接且毫无疑义地得出可以将虚设器件同样连接到接地以禁用的技术方案。因此,该特征被**直接公开**。

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