对比文件名称：2013-11-07_US2013292777A_发明申请_US20130292777A1 Structure for FinFETs
目标专利名称：共享扩散标准单元架构 CN104769718B
本次调用的模型名称：专利创造性评估模型
### 特征比对表格
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| 特征A：包括：跨所述单元延伸并且还延伸到所述单元外的N型扩散区域 《未被公开》 | 对比文件说明书第[0031]段：The first portion 102 may be formed over an n-well. The second portion 104 is formed over a p-well. ... the active regions of the first portion 102 are a fin shaped structure ... protruding over the surface of the semiconductor substrate. ... The active regions are formed in parallel. | 目标专利中的“N型扩散区域”是指在半导体衬底中通过掺杂形成的N型掺杂区域，用于形成NMOS器件的源/漏区。对比文件公开了在N型阱（n-well）上形成的有源区（fin shaped structure），该有源区是突出于衬底表面的鳍状结构，用于形成FinFET的沟道和源/漏区。虽然FinFET的有源区（鳍）与传统平面工艺的“扩散区域”在物理结构上不同（鳍是三维结构，扩散是二维掺杂区域），但它们在器件中都作为载流子沟道和源/漏区的载体，功能上都是形成半导体器件的有源区域。然而，对比文件的鳍形有源区（fin）是构成FinFET晶体管的三维结构，而目标专利的“扩散区域”是标准单元中用于定义PMOS/NMOS晶体管有源区的掺杂区域，两者在工艺和结构定义上存在本质区别。此外，目标专利强调扩散区域“延伸到单元外”是为了与相邻单元共享扩散区以改善性能，而对比文件中（例如图4、图8）的鳍线（fin line）在某些实施例中是连续的（如图17所述），确实延伸跨越多个单元（即延伸到单元外），但在另一些实施例中（如图4）是不连续的（停止在虚设栅极处）。因此，即使认为鳍线等同于扩散区域，对比文件也未一致地公开“跨单元延伸并延伸到单元外”这一特定布局特征。因此，本领域技术人员不能毫无疑义地从对比文件得出特征A的技术方案。 |
| 特征B：跨所述单元延伸并且还延伸到所述单元外的P型扩散区域 《未被公开》 | 对比文件说明书第[0031]段：The first portion 102 may be formed over an n-well. The second portion 104 is formed over a p-well. ... the active regions of the second portion 104 are a fin shaped structure protruding over the surface of the semiconductor substrate. | 与特征A同理，目标专利中的“P型扩散区域”用于形成PMOS器件。对比文件公开了在P型阱（p-well）上形成的鳍状有源区。虽然功能类似，但结构本质不同（三维鳍 vs 二维扩散区）。并且，对比文件未一致地公开P型有源区（鳍）必然“跨单元延伸并延伸到单元外”。例如，图8中N阱区域的鳍线（用于PMOS）是“discontinuous”（不连续的），并未明确显示其延伸到单元边界外。因此，本领域技术人员不能毫无疑义地从对比文件得出特征B的技术方案。 |
| 特征C：在每个扩散区域之上的至少一个导电栅极，以创建半导体器件 《直接公开》 | 对比文件说明书第[0032]段：A transistor is formed at the cross point of a gate region and an active region. 图1-3等图示了栅极区域（gate regions）与有源区（active regions/fin lines）交叉形成晶体管（FinFET）。 | 目标专利的“导电栅极”是多晶硅线，用于控制晶体管的开启和关闭。对比文件明确公开了栅极区域（gate region/electrode）与有源区（鳍线）交叉形成晶体管（FinFET）（见[0032]段）。虽然目标专利是平面工艺栅极，对比文件是FinFET的环绕栅极，但两者都是用于控制器件开关的“导电栅极”，并且都位于有源区（扩散区/鳍）之上以创建半导体器件（晶体管）。因此，本领域技术人员能毫无疑义地从对比文件得出该技术特征。 |
| 特征D：虚设栅极对，每个虚设栅极布置在所述N型扩散区域和所述P型扩散区域之上以至少创建虚设器件对，该对虚设栅极布置在所述单元的相对的边缘处 《隐含公开》 | 对比文件说明书第[0048]段：... the dummy gates (e.g., dummy gates 412, 414, 416 and 418) may be coupled to ground when a fin line forms an n-type transistor on a p-well. On the other hand, the dummy gates may be coupled to a high voltage potential when a fin line forms a p-type transistor on an n-well. 图4、图8等显示了在单元边界处的栅极结构（例如标记为“Dummy”的栅极）。图8中，SRAM单元802的左右两侧边界处均存在栅极结构（例如，左侧的PG1栅极延伸，右侧的PG2栅极延伸，以及可能作为虚设栅极的其他栅极结构）。 | 目标专利的“虚设栅极对”是布置在单元相对边缘、与扩散区交叠但不作为有效逻辑器件的栅极。对比文件明确提到了“dummy gates”（虚设栅极）（见[0048]段），并且图4、图8等布局图中，在单元边界处存在栅极结构（例如图4中的412, 414, 416, 418；图8中单元边缘的栅极）。这些边界栅极在布局中起到隔离、定义单元边界或作为工艺辅助的作用，类似于虚设栅极。虽然对比文件没有明确文字说明每个虚设栅极“都同时布置在N型和P型扩散区域之上”，但其附图（如图1、图8）显示栅极区域（包括位于边界的栅极）是连续条状，横向跨越整个单元区域，该区域包含了N型阱和P型阱上的有源区（鳍线）。因此，本领域技术人员通过查看布局图可以合理推断，位于单元边缘的栅极（虚设栅极）必然会跨越下方的N型和P型有源区（鳍线），从而在两种有源区上都形成器件结构（无论是否有效）。此外，对比文件[0048]段提到虚设栅极可根据其下方鳍线类型耦合到地或高电位，这也隐含了虚设栅极下方存在N型和P型有源区（鳍线）的可能性。因此，该技术特征被对比文件隐含公开。 |
| 特征E：以及至少一个第一导线，所述至少一个第一导线被配置成将所述虚设器件对中的至少一个虚设器件耦合到供电源以禁用所述至少一个虚设器件 《直接公开》 | 对比文件说明书第[0048]段：... the dummy gates (e.g., dummy gates 412, 414, 416 and 418) may be coupled to ground when a fin line forms an n-type transistor on a p-well. On the other hand, the dummy gates may be coupled to a high voltage potential when a fin line forms a p-type transistor on an n-well. | 目标专利的“导线耦合到供电源以禁用虚设器件”是为了固定虚设器件的电位，防止其浮空或意外导通。对比文件[0048]段明确教导了将虚设栅极（dummy gates）耦合到地（ground）或高电压电位（high voltage potential），这相当于将虚设器件（由虚设栅极与有源区形成）耦合到电源（Vss或Vdd）以将其禁用（使其处于固定电位，不参与电路逻辑）。因此，本领域技术人员能毫无疑义地从对比文件得出该技术特征。 |
| 特征F：其中所述供电源在所述单元的一侧上 《未被公开》 | 对比文件说明书第[0069]段：A power source contact VCC is coupled to the source of the pull-up transistor PU1, and another power source contact VCC is coupled to the source of the pull-up transistor PU2. A ground contact VSS is coupled to the source of the pull-down transistor PD1, and another ground contact VSS is coupled to the source of the pull-down transistor PD2. 图8、图16等布局图显示了VCC和VSS触点的位置。 | 目标专利的特征F限定了供电源（VDD/VSS）仅位于单元的一侧，这是其“不对称”单元架构（如图2）的关键特征，使得只有一个边缘的虚设栅极能被结扎。对比文件（如[0069]段及图8、图16）公开的SRAM单元中，电源VCC和地VSS的触点分布在单元的两侧（例如，左右两侧或上下两侧），并非仅在单元的一侧。因此，对比文件没有公开供电源仅在单元一侧的技术特征。 |
| 特征G：其中耦合到所述至少一个第一导线的所述至少一个虚设器件布置在所述单元的仅一个边缘上 《未被公开》 | 该特征依赖于特征F（供电源在单元一侧）。如上所述，对比文件未公开供电源仅在一侧。在对比文件的布局（如图8）中，虚设栅极可能位于单元两侧，且电源触点也在两侧，因此无法得出“仅一个边缘上的虚设器件被耦合到电源”的限定。因此，该特征未被公开。 | |
| 特征H：并且在所述单元的所述边缘的相对边缘上的至少一个虚设器件不耦合至在所述单元的所述一侧上的所述供电源。 《未被公开》 | 该特征同样依赖于特征F（供电源在单元一侧）。由于对比文件未公开供电源仅在一侧，且其单元两侧都可能存在电源触点，因此无法得出相对边缘上的虚设器件不耦合到该侧电源的结论。在对比文件中，单元两侧的虚设栅极都可能被耦合到电源（VDD或VSS）。因此，该特征未被公开。 | |
| 特征I：其特征在于，所述至少一个第一导线与所述至少一个虚设器件的虚设栅极以及限定在所述至少一个导电栅极与所述至少一个虚设器件的虚设栅极之间的扩散区域部分接触。 《未被公开》 | 对比文件未描述任何导线同时接触虚设栅极和扩散区域的具体结构。对比文件中的接触（contacts）和通孔（vias）用于连接栅极、有源区到互连层（如[0033], [0045]段），但没有具体描述一根导线同时接触虚设栅极及其与相邻有效栅极之间的有源区（扩散区）部分。目标专利图2中的栅极结扎214同时接触虚设栅极208和扩散区域202，这是一种特定的布局连接方式。对比文件没有公开这一具体结构特征。 | |
| 特征J：其特征在于，所述至少一个导电栅极包括在每个扩散区域之上的多个导电栅极 《直接公开》 | 对比文件说明书第[0032]段：As shown in FIG. 1, the semiconductor device 100 may comprise four gate regions extending parallel from left to right across the first portion and the second portion 104. 图1、图8、图16等显示了每个单元内有多个栅极区域（例如，PG1, PD1/PU1, PD2/PU2, PG2等）。 | 目标专利的特征J限定了单元内有多个导电栅极。对比文件明确公开了单元（如SRAM单元）内包含多个栅极区域（gate regions）（例如，[0032]段提到四个栅极区域，图1、图8、图16中显示多个平行栅极条），这些栅极与下方的有源区（鳍线，相当于扩散区域）交叉形成多个晶体管。因此，本领域技术人员能毫无疑义地从对比文件得出该技术特征。 |
| 特征K：并且所述单元进一步包括布置在所述多个导电栅极之间的输出接头。 《未被公开》 | 对比文件说明书第[0068]段：A storage node contact SN couples together the source of transistor PG1 and the drains of transistors PD1 and PU1. Another storage node contact SNB couples together the source of transistor PG2, and the drains of transistors PD2 and PU2. 图8、图16等显示了存储节点接触（SN, SNB）。 | 目标专利的“输出接头”（output tab）是用于连接单元输出信号的特定结构，如图2中的204。对比文件公开了存储节点接触（SN, SNB），这些接触点连接内部节点（如交叉耦合反相器的输出），在SRAM单元中用于内部数据存储和位线访问，并非用于标准单元逻辑输出信号的“输出接头”。两者的功能和目的不同。因此，对比文件没有公开布置在导电栅极之间、用于标准单元输出的“输出接头”。 |
| 特征L：其特征在于，每个虚设栅极包括经切割的虚设栅极对，每个经切割的虚设栅极或是与所述P型扩散区域相关联或是与所述N型扩散区域相关联。 《未被公开》 | 目标专利中，“经切割的虚设栅极对”指一个连续的虚设多晶线被切割掩模（212）分成两段，分别与P型和N型扩散区域相关联（见图2）。对比文件中的虚设栅极（如图4中的412, 414, 416, 418）在附图中显示为连续的条状，跨越多条鳍线（包括N型和P型区域），没有提及或显示被“切割”成分别与P型或N型区域相关联的两部分。因此，该特定结构未被公开。 | |
| 特征M：其特征在于，每个经切割的虚设栅极形成P型虚设器件或N型虚设器件的一部分。 《未被公开》 | 该特征是对特征L的进一步限定。由于特征L（经切割的虚设栅极）未被公开，因此该特征也未被公开。对比文件中未描述由切割栅极形成的、分别与P型或N型区域相关联的虚设器件部分。 | |
| 特征N：其特征在于，进一步包括至少一个第二导线，所述至少一个第二导线被配置将所述虚设器件对中的至少一个虚设器件耦合到接地，以禁用所述至少一个虚设器件。 《直接公开》 | 对比文件说明书第[0048]段：... the dummy gates (e.g., dummy gates 412, 414, 416 and 418) may be coupled to ground when a fin line forms an n-type transistor on a p-well. | 目标专利的特征N涉及将虚设器件耦合到接地的导线。对比文件[0048]段明确教导了将虚设栅极耦合到地（ground），这对应于将虚设器件（由虚设栅极与下方有源区形成）耦合到接地（GND/Vss）以将其禁用。因此，本领域技术人员能毫无疑义地从对比文件得出该技术特征。 |
### 结论
根据对比文件US20130292777A1的公开内容，与目标专利CN104769718B的权利要求进行比对后，结论如下：
- **直接公开**的技术特征有：C, E, J, N。
- **隐含公开**的技术特征有：D。
- **未被公开**的技术特征有：A, B, F, G, H, I, K, L, M。
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