对比文件名称：2010-06-03_US2010133625A_发明申请_US20100133625A1 SEMICONDUCTOR INTEGRATED CIRCUIT
目标专利名称：232共享扩散标准单元架构CN104769718B
模型名称：DeepSeek-R1
### 特征比对表格
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：包括：跨所述单元延伸并且还延伸到所述单元外的N型扩散区域《直接公开》 | [0052] “The standard cell 1 includes ... an n-type MOS transistor which has second diffused regions 5 ... with STI 7 disposed for device isolation ... substantially in parallel with the first borderlines 100a.”<br>[0069] “Further, since the dummy MOS transistors are provided on the borderlines of the standard cell, the diffused regions can be formed continuously from the other standard cells adjacent to the diffused regions.” | 对比文件明确公开了标准单元1包括n型MOS晶体管，其具有第二扩散区域5（即N型扩散区域）。并且由于在单元边界上设置了虚设晶体管，扩散区域可以从相邻的标准单元连续形成（参见[0069]段），这意味着第二扩散区域5必然延伸跨过本单元并延伸到单元边界之外，以便与相邻单元的扩散区域连续。因此，本领域技术人员能够毫无疑义地确定该N型扩散区域是跨单元延伸并延伸到单元外的。 |
| **技术特征B**：跨所述单元延伸并且还延伸到所述单元外的P型扩散区域《直接公开》 | [0052] “The standard cell 1 includes a p-type MOS transistor 4 which has first diffused regions 2 ... with STI 7 disposed for device isolation ... substantially in parallel with the first borderlines 100a.”<br>[0069] “Further, since the dummy MOS transistors are provided on the borderlines of the standard cell, the diffused regions can be formed continuously from the other standard cells adjacent to the diffused regions.” | 对比文件明确公开了标准单元1包括p型MOS晶体管4，其具有第一扩散区域2（即P型扩散区域）。并且由于在单元边界上设置了虚设晶体管，扩散区域可以从相邻的标准单元连续形成（参见[0069]段），这意味着第一扩散区域2必然延伸跨过本单元并延伸到单元边界之外，以便与相邻单元的扩散区域连续。因此，本领域技术人员能够毫无疑义地确定该P型扩散区域是跨单元延伸并延伸到单元外的。 |
| **技术特征C**：在每个扩散区域之上的至少一个导电栅极，以创建半导体器件《直接公开》 | [0052] “The standard cell 1 includes a p-type MOS transistor 4 which has first diffused regions 2 and a first gate electrode 3 and an n-type MOS transistor which has second diffused regions 5 and a second gate electrode 6 ...”<br>[0053] “As shown in FIGS. 1 and 2, the standard cell 1 includes the layout of an inverter made up of the p-type MOS transistor 4 and the n-type MOS transistor 8.” | 对比文件明确公开了p型MOS晶体管具有在第一扩散区域2之上的第一栅电极3，n型MOS晶体管具有在第二扩散区域5之上的第二栅电极6。这些栅电极（导电栅极）与扩散区域相交形成有效的p型和n型MOS晶体管，即创建了半导体器件（如反相器）。因此，该技术特征被直接公开。 |
| **技术特征D**：虚设栅极对，每个虚设栅极布置在所述N型扩散区域和所述P型扩散区域之上以至少创建虚设器件对，该对虚设栅极布置在所述单元的相对的边缘处《隐含公开》 | [0056] “Further, the standard cell 1 includes dummy p-type MOS transistors 10a and 10b ... The dummy p-type MOS transistors 10a and 10b include third gate electrodes 9a and 9b which are disposed on the second borderlines 100b so as to be adjacent to the first diffused regions 2 ...”<br>[0061] “The standard cell 1 further includes dummy n-type MOS transistors 12a and 12b ... The dummy n-type MOS transistors 12a and 12b have fourth gate electrodes 11a and 11b disposed on the second borderlines 100b so as to be adjacent to the second diffused regions 5 ...” | 对比文件公开了在单元的相对两侧（第二边界线100b）分别布置了虚设p型MOS晶体管（具有栅电极9a、9b）和虚设n型MOS晶体管（具有栅电极11a、11b）。虽然对比文件中将p型和n型虚设晶体管的栅电极描述为分开的“第三栅电极”和“第四栅电极”，但本领域技术人员根据图1（FIG. 1）可以理解，在单元的每一侧边缘，实际上同时存在一个p型虚设栅极（如9a）和一个n型虚设栅极（如11a），它们共同布置在该边缘上。因此，可以合理推断出在单元的每一相对边缘处，都布置有一对虚设栅极（包含p型和n型），它们分别位于P型和N型扩散区域之上，从而创建了虚设器件对。该技术特征被隐含公开。 |
| **技术特征E**：以及至少一个第一导线，所述至少一个第一导线被配置成将所述虚设器件对中的至少一个虚设器件耦合到供电源以禁用所述至少一个虚设器件《直接公开》 | [0058] “The third gate electrodes 9a and 9b of the dummy p-type MOS transistors 10a and 10b are connected to the power supply wiring via first contacts 13a and 13b ... Therefore, a power supply potential VDD is applied to the third gate electrodes 9a and 9b so as to turn off the dummy p-type MOS transistors 10a and 10b.”<br>[0063] “The fourth gate electrodes 11a and 11b of the dummy n-type MOS transistors 12a and 12b are connected to the ground wiring 102 via second contacts 14a and 14b ... Therefore, a ground potential GND is applied to the fourth gate electrodes 11a and 11b so as to turn off the dummy n-type MOS transistors 12a and 12b.” | 对比文件明确公开了虚设p型MOS晶体管的栅电极通过第一接触13a、13b连接到电源布线（power supply wiring 101），从而施加电源电位VDD以关闭（禁用）该虚设器件。连接所用的布线（如101）和接触（如13a）共同构成了“导线”。因此，“将虚设器件耦合到供电源以禁用它”的技术特征被直接公开。虽然此处供电源具体是VDD，但接地GND在目标专利中也被视为一种供电源（参见说明书[0024]段“耦合到供电”包括电源和接地）。 |
| **技术特征F**：其中所述供电源在所述单元的一侧上《隐含公开》 | [0053] “As shown in FIGS. 1 and 2, the p-type MOS transistor 4 has the source connected to power supply wiring 101 via a contact 2a ...”<br>[0054] “The n-type MOS transistor 8 has the source connected to ground wiring 102 via a contact 5a ...”<br>（结合图1可见，电源布线101和接地布线102沿单元的第一边界线100a方向延伸，位于单元的上方和下方一侧。） | 对比文件图1和相应描述显示，电源布线101和接地布线102是沿着单元的第一边界线100a（即单元的上下边界）布置的。在本领域标准单元布局的常规理解中，这种布线通常意味着电源和接地从单元的一侧（例如上侧和下侧）供给。虽然对比文件未明确文字说明“在单元的一侧上”，但根据图示的布局（布线沿单元一侧的边缘延伸）和标准单元设计的公知常识，本领域技术人员能够合理推断出供电源（VDD和GND）位于单元的一侧（上下侧）。因此，该特征被隐含公开。 |
| **技术特征G**：其中耦合到所述至少一个第一导线的所述至少一个虚设器件布置在所述单元的仅一个边缘上《未公开》 | 对比文件中，如图1、3、4、5等所示，在单元的两个相对边缘（第二边界线100b）上，虚设p型MOS晶体管和虚设n型MOS晶体管的栅电极均分别通过接触连接到电源或接地（例如，两侧的9a和9b都连接到VDD，两侧的11a和11b都连接到GND）。 | 目标专利的该特征限定了“一指单元”或“不对称架构”，即仅在一个边缘上的虚设器件被结扎（耦合到供电源）。对比文件公开的实施例（如第一至第九实施例）中，单元两侧边缘的虚设器件均被连接并禁用，属于对称结构。对比文件没有公开或暗示仅在单元一个边缘上的虚设器件被耦合到供电源，而在另一个边缘上的虚设器件不被本单元的导线耦合。因此，该特征未被对比文件公开。 |
| **技术特征H**：并且在所述单元的所述边缘的相对边缘上的至少一个虚设器件不耦合至在所述单元的所述一侧上的所述供电源《未公开》 | 同上，对比文件中单元两侧边缘的虚设器件均被耦合到电源或接地。 | 该特征与特征G相对应，是目标专利“一指单元”架构的另一面描述。如特征G所述，对比文件中单元两侧的虚设器件均被耦合（连接到VDD或GND），不存在“不耦合至在所述单元的所述一侧上的所述供电源”的虚设器件。因此，该特征未被对比文件公开。 |
| **技术特征I**：其特征在于，所述至少一个第一导线与所述至少一个虚设器件的虚设栅极以及限定在所述至少一个导电栅极与所述至少一个虚设器件的虚设栅极之间的扩散区域部分接触《未公开》 | 对比文件中描述了导线（如电源布线101）通过接触（如13a）连接到虚设栅极（如9a），例如[0058]段。未描述该导线或接触还与扩散区域接触。图1显示接触仅连接到栅电极。 | 目标专利的该特征限定了导线同时接触虚设栅极和其与有效栅极之间的扩散区域部分（参见图2中的栅极结扎214）。对比文件仅公开了导线通过接触孔连接到虚设栅极的端部或中部，没有公开或暗示该连接还同时与扩散区域部分接触。这是目标专利中一种特定的结扎结构，对比文件未公开。 |
| **技术特征J**：其特征在于，所述至少一个导电栅极包括在每个扩散区域之上的多个导电栅极《隐含公开》 | [0140]-[0146] 描述了第六实施例的标准单元501，其包括第一p型MOS晶体管4a（具有栅电极3a）和第二p型MOS晶体管4b（具有栅电极3b），以及第一n型MOS晶体管8a（具有栅电极6a）和第二n型MOS晶体管8b（具有栅电极6b）。图7（FIG. 7）清晰显示了在P型和N型扩散区域上各有多个导电栅极。 | 对比文件在第六、七、八、九实施例中公开了包含多输入逻辑门（如NAND、NOR）的标准单元。例如，图7和[0140]-[0146]段描述的标准单元501在P型扩散区域上有两个栅电极（3a, 3b），在N型扩散区域上也有两个栅电极（6a, 6b），即“在每个扩散区域之上的多个导电栅极”。虽然这些实施例是针对具体逻辑电路，但本领域技术人员能够理解，当标准单元需要实现更复杂功能时，采用多个导电栅极是常见设计。因此，该特征被对比文件隐含公开。 |
| **技术特征K**：并且所述单元进一步包括布置在所述多个导电栅极之间的输出接头《未公开》 | 对比文件中，输出Z通过接触（如2b, 5b）连接到扩散区域，例如[0053]段的contact 2b。但未描述“输出接头”具体布置在“多个导电栅极之间”。图1、7、10等显示输出接触位于单元内部，但其与栅极之间的位置关系未被特别限定为“在多个导电栅极之间”。 | 目标专利的该特征限定了输出接头的特定位置——“布置在所述多个导电栅极之间”（参见图2中的输出接头204位于多晶线栅极206之间）。对比文件虽然公开了有输出连接（如输出Z），但并未公开或教导该输出连接（接头）必须布置在多个有效导电栅极之间这一具体布局特征。因此，该特征未被对比文件公开。 |
| **技术特征L**：其特征在于，每个虚设栅极包括经切割的虚设栅极对，每个经切割的虚设栅极或是与所述P型扩散区域相关联或是与所述N型扩散区域相关联《未公开》 | 对比文件中，虚设p型MOS晶体管的栅电极（如9a）仅与P型扩散区域（第一扩散区域2）相邻/相关联；虚设n型MOS晶体管的栅电极（如11a）仅与N型扩散区域（第二扩散区域5）相邻/相关联。参见[0056]和[0061]段。没有公开一个连续的栅极被切割成分别与P型和N型扩散区域相关联的两部分。 | 目标专利的该特征描述了虚设栅极是“经切割的”，即一个物理上的连续栅极（如虚设栅极208）被切割成两部分，一部分与P型扩散区域关联，另一部分与N型扩散区域关联（参见说明书[0024]段）。对比文件中，位于同一侧的p型和n型虚设晶体管的栅电极（如9a和11a）是分开的、独立的电极，并非一个被切割的单一栅极。因此，该特征未被对比文件公开。 |
| **技术特征M**：其特征在于，每个经切割的虚设栅极形成P型虚设器件或N型虚设器件的一部分《未公开》 | 该特征是基于特征L的进一步限定。既然特征L中“经切割的虚设栅极”未被公开，该特征也未被公开。 | 该特征依赖于特征L的“经切割的虚设栅极”。如特征L所述，对比文件未公开经切割的虚设栅极，因此自然也未能公开每个切割部分形成何种类型虚设器件。 |
| **技术特征N**：其特征在于，进一步包括至少一个第二导线，所述至少一个第二导线被配置将所述虚设器件对中的至少一个虚设器件耦合到接地，以禁用所述至少一个虚设器件《直接公开》 | [0063] “The fourth gate electrodes 11a and 11b of the dummy n-type MOS transistors 12a and 12b are connected to the ground wiring 102 via second contacts 14a and 14b ... Therefore, a ground potential GND is applied to the fourth gate electrodes 11a and 11b so as to turn off the dummy n-type MOS transistors 12a and 12b.” | 对比文件明确公开了虚设n型MOS晶体管的栅电极通过第二接触14a、14b连接到接地布线（ground wiring 102），从而施加接地电位GND以关闭（禁用）该虚设器件。连接所用的布线（如102）和接触（如14a）共同构成了“第二导线”。因此，“将虚设器件耦合到接地以禁用它”的技术特征被直接公开。 |
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