**对比文件名称**：2006-01-31_US6992394B_发明授权_US06992394B2 Multi-level conductive lines with reduced pitch
**目标专利名称**：245用于基板的超细间距和间隔互连CN105493278B
**本次调用的模型名称**：DeepSeek-R1
以下是根据目标专利权利要求的技术特征划分，与对比文件进行的比对分析：
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：包括第一表面和第二表面的第一电介质层。<br>**《隐含公开》** | 图2及对应描述：“A substrate 101 is provided on which conductive lines 220 and 225 are formed... isolated from each other by a dielectric layer 205.”；[0012]段。 | 对比文件公开了具有介电层（dielectric layer 205）的基板（substrate 101）。该介电层用于隔离不同层级的导电线，其必然具有上表面和下表面。虽然对比文件主要关注集成电路的互连结构，但本领域技术人员能够毫无疑义地理解，用于承载和隔离导电线的介电层即对应于目标专利中的“第一电介质层”。该特征被隐含公开。 |
| **技术特征B**：嵌入在所述第一电介质层中的第一互连，所述第一互连包括第一侧和第二侧，所述第一侧被所述第一电介质层围绕，其中所述第二侧的至少一部分不与所述第一电介质层接触，其中所述第一互连是第一迹线。<br>**《直接公开》** | 图13及对应描述：“The etch forms conductive lines 520 in the trenches...”；[0026]段。 | 对比文件图13明确示出了形成于介电层205的沟槽（trenches）中的导电线520。该导电线520的侧壁（第一侧）被介电层205围绕，而其顶部表面（第二侧）则暴露出来，不与介电层205接触。在集成电路领域，此类用于传输信号的导电线即通常所称的“迹线（trace）”。因此，特征B被对比文件直接公开。 |
| **技术特征C**：穿过所述第一电介质层的所述第一表面到达所述第一互连的所述第二侧的第一空腔，其中所述第一空腔具有与所述第一互连的互连宽度基本相等的空腔宽度。<br>**《直接公开》** | 图13及对应描述：“The etch forms conductive lines 520 in the trenches...”；结合图10-11描述的形成沟槽1021的工艺。[0023], [0026]段。 | 对比文件中，导电线520是形成在预先蚀刻出的沟槽（trench 1021）中的。该沟槽穿过介电层205的上表面到达其内部，用于容纳导电线520。沟槽的宽度决定了最终形成的导电线的宽度。因此，容纳导电线520的沟槽即对应于目标专利中的“第一空腔”，且其宽度与互连宽度基本相等。该特征被直接公开。 |
| **技术特征D**：以及包括第三侧和第四侧的第二互连，其中所述第三侧至少部分地耦合到所述第一电介质层的所述第一表面上，其中所述第二互连是第二迹线。<br>**《直接公开》** | 图13及对应描述：“...and conductive lines 525 above the dielectric layer.”；[0026]段。 | 对比文件图13明确示出了位于介电层205上表面上的导电线525。该导电线525的下侧（第三侧）与介电层205的上表面接触（耦合），其上侧（第四侧）暴露。导电线525在集成电路中同样起到互连（迹线）的作用。因此，特征D被对比文件直接公开。 |
| **技术特征E**：以及至少部分地在所述第一空腔中的第五互连，所述第五互连耦合至所述第一互连。<br>**《未公开》** | 无相应内容。 | 对比文件中，位于介电层205上方的导电线525（对应于第二互连）是设置在介电层表面的，并未描述有另一个互连（第五互连）至少部分地位于容纳导电线520的沟槽（第一空腔）中并与导电线520耦合。该特征未被对比文件公开。 |
| **技术特征F**：嵌入在所述第一电介质层中的第三互连，所述第三互连包括第五侧和第六侧，所述第五侧被所述第一电介质层围绕，其中所述第六侧的至少一部分不与所述第一电介质层接触。<br>**《直接公开》** | 图13及对应描述：“The etch forms conductive lines 520 in the trenches...”；[0026]段。 | 对比文件图13显示了多个形成于介电层205沟槽中的导电线520。这些导电线具有相同的结构特征：侧壁被介电层围绕，顶部暴露。因此，除了作为“第一互连”的导电线外，其他导电线520可以直接对应于“第三互连”。该特征被直接公开。 |
| **技术特征G**：穿过所述第一电介质层的所述第一表面到达所述第三互连的所述第六侧的第二空腔，其中所述第二空腔具有与所述第三互连的第二互连宽度基本相等的第二空腔宽度。<br>**《直接公开》** | 图13及对应描述：“The etch forms conductive lines 520 in the trenches...”；结合图10-11。[0023], [0026]段。 | 与特征C同理，每个嵌入式导电线520都是形成在相应的沟槽中的。这些沟槽均穿过介电层205的上表面，且其宽度与内部导电线的宽度基本相等。因此，容纳“第三互连”的沟槽即对应于“第二空腔”。该特征被直接公开。 |
| **技术特征H**：以及所述第一电介质层的所述第一表面上的第四互连，所述第四互连包括第七侧和第八侧，其中所述第七侧耦合至所述第一电介质层的所述第一表面。<br>**《直接公开》** | 图13及对应描述：“...and conductive lines 525 above the dielectric layer.”；[0026]段。 | 与特征D同理，对比文件图13显示了多个位于介电层205上表面的导电线525。除了作为“第二互连”的导电线外，其他导电线525可以直接对应于“第四互连”。该特征被直接公开。 |
| **技术特征I**：所述第一互连与所述第三互连之间的横向间隔约为30微米(μm)。<br>**《未公开》** | 无相应内容。 | 对比文件虽然致力于减少线间距（pitch），但全文未提及任何具体的间距数值，特别是“30微米”这一具体尺寸。本领域技术人员无法从对比文件中毫无疑义地得出或合理推断出该具体间距。 |
| **技术特征J**：所述第一互连与所述第三互连之间的横向间隔小于为30微米(μm)。<br>**《未公开》** | 无相应内容。 | 同上，对比文件未公开任何具体的间距数值，因此无法判断其是否公开了“小于30微米”这一范围。该特征未被公开。 |
| **技术特征K**：所述第一互连与所述第二互连之间的横向间隔约为10微米(μm)，其中所述第一互连和所述第二互连是毗邻互连。<br>**《未公开》** | 无相应内容。 | 对比文件未公开“10微米”这一具体间距数值。同时，虽然图13显示了嵌入式互连（520）和表面互连（525）在垂直方向上错开排列，但并未明确界定哪两个互连是“毗邻”的，更未给出它们之间具体的横向间隔数值。 |
| **技术特征L**：所述第一互连与所述第二互连之间的横向间隔小于10微米(μm)，其中所述第一互连和所述第二互连是毗邻互连。<br>**《未公开》** | 无相应内容。 | 同上，对比文件未公开具体的间距数值，无法判断是否公开了“小于10微米”的范围。该特征未被公开。 |
| **技术特征M**：所述第一电介质层的所述第一表面上的第三互连，所述第三互连耦合至所述第一互连。<br>**《未公开》** | 无相应内容。 | 对比文件中的表面导电线525和嵌入式导电线520位于不同的层级，附图（如FIG. 13）并未显示它们之间存在直接的电连接（耦合）。说明书文字部分也未描述此类连接关系。 |
| **技术特征N**：以及所述第一电介质层的所述第一表面上的第四互连，所述第四互连耦合至所述第二互连。<br>**《未公开》** | 无相应内容。 | 对比文件中未描述表面互连（525）之间或表面互连与嵌入式互连（520）之间的耦合关系。该特征未被公开。 |
| **技术特征O**：所述第三互连和所述第四互连是焊盘。<br>**《未公开》** | 无相应内容。 | 对比文件始终将520和525描述为“conductive lines”（导电线/互连线），用于芯片内部的布线。没有提及或暗示它们是用作外部连接接口的“焊盘（pad）”。两者的功能和在结构中的角色不同。 |
| **技术特征P**：所述基板是封装基板。<br>**《未公开》** | 无相应内容。 | 对比文件涉及的是集成电路（IC）芯片制造中的互连结构（on-chip interconnect），其基板（substrate 101）通常指硅晶圆或芯片层面的基底。而目标专利的“封装基板”是用于承载和封装芯片的独立基板，属于不同层级的封装领域。对比文件未公开封装基板。 |
| **技术特征Q**：进一步包括第二电介质层。<br>**《隐含公开》** | 图14及描述：“a dielectric layer 206 is deposited, covering the conductive lines and dielectric layer 205.”；[0027]段。 | 对比文件图14明确示出在形成互连结构后，沉积了另一个介电层206覆盖在之前的介电层205和互连线上。这公开了包含至少两个电介质层的结构。虽然其目的是为了隔离和保护，但结构上已满足了“包括第二电介质层”的特征。该特征被隐含公开。 |
| **技术特征R**：所述基板被纳入到以下至少一者中：音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、移动设备、智能电话、个人数字助理、固定位置终端、平板计算机、和/或膝上型计算机。<br>**《未公开》** | 无相应内容。 | 对比文件仅描述了集成电路的互连结构本身，未提及该结构被纳入任何具体的终端电子设备中。该应用特征未被公开。 |
| **技术特征S**：所述基板被纳入移动电话中。<br>**《未公开》** | 无相应内容。 | 同上，对比文件未提及移动电话这一具体应用。 |
| **技术特征T**：嵌入在所述第一电介质层中的第三互连以及至少部分地在所述第三互连上的第四互连。<br>**《隐含公开》** | 图13及整体结构。 | 对比文件图13显示，表面导电线525形成在介电层205上方，而嵌入式导电线520位于介电层205内部。从剖面图看，表面互连525在垂直投影上可能部分覆盖了下方的嵌入式互连520之间的区域。然而，说明书并未明确描述第四互连“在第三互连上”（即垂直方向的重叠）。考虑到多层布线中，上层布线部分覆盖下层布线是常见设计，本领域技术人员可以合理推断出这种可能存在的布局，因此判断为隐含公开。 |
| **技术特征U**：此特征为特征T的一部分，已包含在特征T的评述中。 | ||
| **技术特征V**：所述第三互连包括第一横截面尺寸，并且所述第四互连包括小于所述第一横截面尺寸的第二横截面尺寸。<br>**《隐含公开》** | 图13。 | 对比文件图13中，嵌入式导电线520（第三互连）和表面导电线525（第四互连）的宽度（横截面尺寸）可以通过图示进行观察。图中显示表面导电线525的宽度可能小于嵌入式导电线520的宽度。虽然说明书文字未明确描述尺寸关系，但本领域技术人员结合图示和追求高密度集成的目的，可以合理推断出上层互连可能采用更细的线宽以实现更小间距。因此判断为隐含公开。 |
| **技术特征W**：所述第四互连部分地在所述第三互连上并且部分地在所述第一电介质层上。<br>**《未公开》** | 无相应内容。 | 对比文件图13显示表面互连525位于介电层205的平面上。没有文字或图示明确表明第四互连（525）的一部分是直接设置在第三互连（520）的顶部上的。该特征要求互连之间存在垂直方向的堆叠接触关系，而对比文件未公开此关系。 |
| **技术特征X**：所述第四互连是焊盘。<br>**《未公开》** | 无相应内容。 | 同特征O，对比文件中的525是导电线，不是焊盘。 |
| **技术特征Y**：所述第三互连耦合至所述第一互连。<br>**《未公开》** | 无相应内容。 | 对比文件未描述不同嵌入式互连（520）之间的电连接关系。它们可能是不相连的独立信号线。 |
| **技术特征Z**：进一步包括所述第一电介质层上的第三互连。<br>**《直接公开》** | 图13及描述：“...and conductive lines 525 above the dielectric layer.”；[0026]段。 | 对比文件图13明确公开了位于第一电介质层（dielectric layer 205）上表面的导电线525。该导电线即对应于“第一电介质层上的第三互连”。注意，此处的“第三互连”与特征F、T中的“第三互连”（嵌入式）指代不同，是权利要求中单独限定的一个特征。该特征被直接公开。 |
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