**对比文件名称**：2010-07-15_None_发明专利_JPWO2008120348A1 半導体装置の製造方法
**目标专利名称**：用于基板的超细间距和间隔互连 CN105493278B
**本次调用模型名称**：DeepSeek
### 特征比对表格
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **A: 包括第一表面和第二表面的第一电介质层《隐含公开》** | 对比文件说明书第[0025]-[0027]段描述了在半导体基板1上形成硅氮化膜11，然后在其上形成SOG膜12、13、14。这些膜（SOG膜12、13、14）共同构成层间绝缘膜（电介质层）。例如，SOG膜14具有上表面（第一表面）和下表面（第二表面）。 | 对比文件公开了在半导体基板上形成由多层SOG膜构成的绝缘层（电介质层）。该绝缘层具有上表面和下表面，用于隔离和支撑上方的互连结构。虽然对比文件的电介质层是半导体器件中的层间绝缘膜，而目标专利是封装基板中的电介质层，但二者在作为互连的支撑和隔离介质这一基本作用和结构特征上是相同的。因此，本领域技术人员可以毫无疑义地认识到对比文件公开了“包括第一表面和第二表面的第一电介质层”这一技术特征。 |
| **B: 嵌入在所述第一电介质层中的第一互连，所述第一互连包括第一侧和第二侧，所述第一侧被所述第一电介质层围绕，其中所述第二侧的至少一部分不与所述第一电介质层接触，其中所述第一互连是第一迹线《未公开》** | 对比文件说明书第[0031]段描述了形成与接触插塞16s、16d连接的配线17。配线17形成在SOG膜14的表面上。图1E显示配线17位于SOG膜14之上。 | 目标专利的“第一互连”是**嵌入**在电介质层（如表面内）的迹线，其侧面被电介质围绕，顶部至少部分暴露（即不与电介质接触）。对比文件中的“配线17”是形成在绝缘膜（SOG膜14）**表面之上**的布线（参见图1E），其底部与绝缘膜接触，但侧面和顶部均暴露在空气中，并非“嵌入”在电介质材料中且侧面被围绕的结构。此外，对比文件未提及配线17的“第二侧”部分不与电介质接触。因此，对比文件未公开“嵌入式迹线”这一关键特征。 |
| **C: 穿过所述第一电介质层的所述第一表面到达所述第一互连的所述第二侧的第一空腔，其中所述第一空腔具有与所述第一互连的互连宽度基本相等的空腔宽度《未公开》** | 对比文件说明书第[0029]段描述了通过蚀刻SOG膜14等形成到达源/漏的接触孔15s、15d。这些接触孔是垂直通孔。 | 目标专利的“第一空腔”是穿过电介质层顶表面、向下延伸并**与下方嵌入式互连（迹线）交叠**的空腔，其宽度与该嵌入式迹线宽度基本相等，用于容纳上方的第五互连（如焊盘）。对比文件中的“接触孔”（如15s、15d）是用于形成垂直电连接（接触插塞）的通道，其位置对应于下方的源/漏扩散层（半导体有源区）或下方的配线，而非与一条水平布置的嵌入式迹线交叠。更重要的是，对比文件没有公开任何位于水平布线上方、宽度与布线宽度基本相等的空腔结构。因此，该特征未被公开。 |
| **D: 以及包括第三侧和第四侧的第二互连，其中所述第三侧至少部分地耦合到所述第一电介质层的所述第一表面上，其中所述第二互连是第二迹线《直接公开》** | 对比文件说明书第[0031]段：“コンタクトプラグ１６ｓ及び１６ｄに接する配線１７を形成する。（形成与接触插塞16s及16d连接的配线17。）” 图1E显示配线17直接位于SOG膜14的表面上。 | 对比文件中的“配线17”形成在SOG膜14（即第一电介质层）的表面上，并与之接触（耦合）。配线17是用于传输电信号的金属布线，即“迹线”。这完全符合目标专利中“第二互连”是位于电介质层表面上的“第二迹线”的特征描述。因此，该特征被对比文件直接公开。 |
| **E: 以及至少部分地在所述第一空腔中的第五互连，所述第五互连耦合至所述第一互连。《未公开》** | 对比文件说明书第[0030]段描述了在接触孔15s、15d内形成接触插塞16s、16d，这些插塞连接至下方的源/漏扩散层。 | 目标专利的“第五互连”至少部分位于“第一空腔”中，并耦合至“第一互连”（嵌入式迹线）。该第五互连通常是焊盘，用于连接外部凸块。对比文件中的“接触插塞”（如16s、16d）是填充在垂直“接触孔”中的导电柱，用于连接不同层的导体（如连接表面配线17与下方的半导体有源区）。这不是位于水平迹线上方空腔中的互连结构，且其连接对象是半导体有源区，而非一条水平嵌入式迹线。因此，该特征未被公开。 |
| **F: 其特征在于，进一步包括：嵌入在所述第一电介质层中的第三互连...《未公开》** | 同特征B的论述。对比文件中的配线均形成在绝缘膜表面，没有公开嵌入在电介质层中的互连（迹线）。 | 同特征B。对比文件未公开任何“嵌入”在电介质层中的互连（迹线）结构。因此，该特征未被公开。 |
| **G: 穿过所述第一电介质层的所述第一表面到达所述第三互连的所述第六侧的第二空腔...《未公开》** | 同特征C的论述。对比文件没有公开位于水平迹线上方、宽度与迹线宽度基本相等的空腔。 | 同特征C。该特征未被公开。 |
| **H: 以及所述第一电介质层的所述第一表面上的第四互连...《直接公开》** | 同特征D的论述。对比文件公开了形成在电介质层表面上的配线（如配线17）。 | 同特征D。对比文件直接公开了在电介质层（如SOG膜14）表面上形成互连（配线）的特征。 |
| **I: 其特征在于，所述第一互连与所述第三互连之间的横向间隔约为30微米(μm)。《未公开》** | 对比文件未明确记载任何互连（配线）之间的具体间距数值。 | 目标专利明确限定两个嵌入式互连（迹线）之间的横向间隔约为30μm，这是实现超细间距的关键。对比文件虽然涉及半导体制造，但全文未提及任何互连（无论是表面配线还是其他结构）之间的具体间距数值，特别是30μm这一特定值。本领域技术人员无法从对比文件中毫无疑义地得出或合理推断出该具体间距。因此，该特征未被公开。 |
| **J: 其特征在于，所述第一互连与所述第三互连之间的横向间隔小于为30微米(μm)。《未公开》** | 对比文件未明确记载任何互连（配线）之间的具体间距数值，也未公开“小于30μm”的限定。 | 理由同特征I。对比文件未公开任何关于互连间距小于30μm的教导或暗示。 |
| **K: 其特征在于，所述第一互连与所述第二互连之间的横向间隔约为10微米(μm)...《未公开》** | 对比文件未明确记载任何互连（配线）之间的具体间距数值。 | 目标专利限定嵌入式互连与表面互连（毗邻互连）之间的横向间隔约为10μm。对比文件未公开任何互连之间的具体间距，更未区分嵌入式互连与表面互连并给出它们之间的间距值。因此，该特征未被公开。 |
| **L: 其特征在于，所述第一互连与所述第二互连之间的横向间隔小于10微米(μm)...《未公开》** | 对比文件未明确记载任何互连（配线）之间的具体间距数值，也未公开“小于10μm”的限定。 | 理由同特征K。该特征未被公开。 |
| **M: 其特征在于，进一步包括：所述第一电介质层的所述第一表面上的第三互连，所述第三互连耦合至所述第一互连《未公开》** | 对比文件中的配线17连接的是接触插塞16s/16d，而非一条嵌入在电介质层中的水平迹线（第一互连）。 | 目标专利的该特征要求在同一电介质层表面上有一个互连（第三互连，例如焊盘）直接耦合至嵌入在该层中的第一互连（迹线）。对比文件中，位于电介质层（SOG膜14）表面上的配线17虽然连接接触插塞，但接触插塞连接的是下方的半导体源/漏区，而非一条同层的、嵌入式的水平迹线。对比文件没有公开表面互连直接耦合至嵌入式水平迹线的结构。 |
| **N: 以及所述第一电介质层的所述第一表面上的第四互连，所述第四互连耦合至所述第二互连。《隐含公开》** | 对比文件说明书第[0037]-[0039]段描述了在配线17上方的绝缘膜中形成接触孔26并填充形成接触插塞27，然后形成上層配線。上層配線通过接触插塞27与下层的配线17连接。 | 目标专利的“第四互连”耦合至“第二互连”（表面迹线）。在对比文件中，上层的配线（相当于第四互连）通过垂直的接触插塞27与下层的表面配线17（相当于第二互连）实现电性耦合。虽然对比文件中存在中间连接件（接触插塞），但本领域技术人员可以理解，这实现了上层互连与下层表面互连之间的电连接，即“耦合”。因此，该特征被对比文件隐含公开。 |
| **O: 其特征在于，所述第三互连和所述第四互连是焊盘。《未公开》** | 对比文件中提及的“配線”均为布线（迹线），未明确描述作为连接接口的“焊盘”结构。 | 目标专利明确将第三、第四互连定义为“焊盘”。焊盘在集成电路中通常指为外部连接（如焊球、凸块）提供接口的、尺寸相对较大的金属区域。对比文件中描述的“配線”是用于芯片内部信号传输的导线（迹线），其功能和结构不同于专门用于外部连接的“焊盘”。对比文件未公开“焊盘”这一特定类型的互连。 |
| **P: 其特征在于，所述基板是封装基板。《未公开》** | 对比文件涉及的是“半導体装置”（半导体器件）的制造，其基板是“半導体基板”（如硅片），用于制作晶体管等有源器件。 | 目标专利要求保护的“基板”是“封装基板”，用于承载和互连一个或多个半导体芯片（管芯），属于封装层级的结构。对比文件描述的是半导体芯片内部的制造工艺和结构（前道工艺），其“基板”是半导体晶圆本身，两者在技术领域、结构和功能上存在根本差异。因此，该特征未被公开。 |
| **Q: 其特征在于，进一步包括第二电介质层。《直接公开》** | 对比文件说明书第[0033]段描述了在硅氮化膜18上依次形成SOG膜22、23、24，然后在第[0036]段描述在SOG膜24上形成NSG膜25。这构成了多层电介质结构。 | 对比文件明确公开了在底层结构（配线17和硅氮化膜18）上方，依次形成SOG膜22、23、24以及NSG膜25。这些膜都是绝缘材料，共同构成了多层电介质结构。因此，“包括第二电介质层”这一特征被对比文件直接公开。 |
| **R: 其特征在于，所述基板被纳入到以下至少一者中：音乐播放器、视频播放器...《隐含公开》** | 对比文件未明确列举具体电子设备。但半导体装置是各种电子设备的核心部件。 | 目标专利该特征是对基板用途的限定。对比文件虽然未明确列出音乐播放器等具体设备，但其制造的半导体装置是构成这些电子设备的基本组件。本领域技术人员公知，半导体器件可被纳入几乎所有的现代电子设备中。因此，该用途特征可以被认为被对比文件隐含公开。 |
| **S: 其特征在于，所述基板被纳入移动电话中。《隐含公开》** | 同特征R。对比文件未明确提及移动电话，但移动电话包含半导体装置。 | 理由同特征R。移动电话作为常见的通信设备，必然包含半导体器件。因此，该特征可以被认为被对比文件隐含公开。 |
| **T: 其特征在于，进一步包括：嵌入在所述第一电介质层中的第三互连《未公开》** | 同特征B、F。对比文件未公开嵌入在电介质层中的互连。 | 该特征与特征F实质相同，未被公开。 |
| **U: 以及至少部分地在所述第三互连上的第四互连。《未公开》** | 对比文件中有接触插塞（如27）位于下层配线（如17）的正上方并通过接触孔连接，但接触插塞是垂直互连，并非“至少部分在...上”的水平互连结构。目标专利此处的“在...上”通常指平面上的垂直投影交叠或三维空间上的部分覆盖。 | 目标专利的特征U通常指一个互连（如焊盘）部分位于另一个互连（如下层迹线）的正上方。对比文件中，接触插塞27填充在接触孔26中，该接触孔位于下层配线17的正上方，因此接触插塞27可以说是“至少部分地在”配线17“上”。**然而**，仔细分析权利要求和说明书，特征T和U是相关联的，其描述的更可能是一种“嵌入式互连（第三互连）”与其上方的“第四互连”（可能为焊盘）的堆叠结构，如图25中的2506和2503。对比文件中，下层配线17是表面互连，而非嵌入式互连。因此，该组合特征（基于嵌入式互连的堆叠）未被公开。出于隐含公开判断的宽松标准，这里认为该具体结构未被公开。 |
| **V: 其特征在于，所述第三互连包括第一横截面尺寸，并且所述第四互连包括小于所述第一横截面尺寸的第二横截面尺寸。《未公开》** | 对比文件未描述任何互连之间的尺寸关系。 | 对比文件全文没有提及任何两个互连（如下层配线与上层接触插塞或上层配线）之间的横截面尺寸比较。本领域技术人员无法从中得出或推断出“第四互连尺寸小于第三互连尺寸”的教导。因此，该特征未被公开。 |
| **W: 其特征在于，所述第四互连部分地在所述第三互连上并且部分地在所述第一电介质层上。《未公开》** | 对比文件图1I显示接触插塞27完全位于接触孔26内，接触孔贯穿了其上的绝缘膜（NSG膜25等），因此接触插塞27的侧面与绝缘膜接触，底部与下层配线17接触。它并非“部分在互连上，部分在电介质层上”的结构。 | 目标专利的特征W描述了一种互连（如焊盘）同时覆盖在下层互连（迹线）和周围电介质层上的结构。对比文件中的接触插塞是填充在通孔中的柱体，其顶部与上层绝缘膜齐平，并非坐落在下层互连和周围电介质层之上的突出结构。因此，该特征未被公开。 |
| **X: 其特征在于，所述第四互连是焊盘。《未公开》** | 同特征O。对比文件未明确公开“焊盘”这一互连类型。 | 理由同特征O。该特征未被公开。 |
| **Y: 其特征在于，所述第三互连耦合至所述第一互连。《未公开》** | 该特征依赖于特征T（嵌入式第三互连）和特征B（嵌入式第一互连）的存在及其相互连接关系。由于对比文件未公开任何嵌入式互连，因此更不可能公开它们之间的耦合关系。 | 该特征的前提（嵌入式互连）未被公开，因此该耦合关系也未被公开。 |
| **Z: 其特征在于，进一步包括所述第一电介质层上的第三互连。《直接公开》** | 同特征D、H。对比文件公开了在电介质层（如SOG膜14）上形成配线17。 | 对比文件直接公开了在电介质层上形成互连（配线）的特征。 |
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