**对比文件名称：** 2014-02-13_US2014047184A_发明申请_US20140047184A1 TUNABLE MULTI-TIERED STT-MRAM CACHE FOR MULTI-CORE PROCESSORS
**目标专利名称：** 257混合单端和差分感测的混合磁阻只读存储器(MRAM)高速缓存CN106463167B
**模型名称：** 专利创造性评估模型
### **特征比对表格**
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A：** 包括：混合高速缓存架构，其具有：磁阻随机存取存储器位单元阵列，其具有第一多个磁阻随机存取存储器位单元和耦合至所述第一多个磁阻随机存取存储器位单元的第二多个磁阻随机存取存储器位单元<br>**《未公开》** | 说明书[0022]段：“Unlike conventional random access memory (RAM) chip technologies, in magnetoresistive RAM (MRAM) data is not stored as electric charge, but is instead stored by magnetic polarization of storage elements... STT-MRAM is a type of MRAM.”<br>说明书[0025]段：“Furthermore, Y is equal to the number to STT-MRAM cache types and Y is equal to or less than X.”<br>说明书[0025]-[0026]段及图4-5：描述了为多核处理器中的不同核心配置不同类型（Type 1, Type 2, Type Y）的STT-MRAM缓存。例如，Type 1 STT-MRAM cache 402被调谐用于快速访问，Type Y STT-MRAM cache 404被调谐用于高密度。 | **论述：** 对比文件确实公开了包含STT-MRAM（一种MRAM）位单元阵列的高速缓存架构，并且该架构中可以包含多种类型（或层级）的STT-MRAM缓存（例如Type 1, Type Y）。这些不同类型的缓存可以被视为不同的“多个MRAM位单元”集合。然而，目标专利的“混合高速缓存架构”特指在**单一的、均匀的** MRAM位单元阵列内，通过**感测方式（单端vs差分）的不同**来划分快慢区。对比文件公开的“混合”是指为不同核心配置具有**不同性能参数（如速度、密度）** 的独立STT-MRAM缓存块或层级，这些缓存块在物理设计、单元尺寸（如2T1J vs 1T1J）和调谐目标上可能不同（见[0025]段），而非在单一均匀阵列内通过感测电路配置实现性能区分。因此，对比文件未公开目标专利中定义的“混合高速缓存架构”。 |
| **技术特征B：** 以及多个感测放大器，<br>**《未公开》** | 说明书[0023]段：“A memory device such as RAM is built from an array of individually addressable MTJs.”<br>（注：对比文件未明确描述感测放大器的具体配置和数量。RAM阵列的读取必然涉及感测放大器，但对比文件未具体公开“多个感测放大器”这一特征。） | **论述：** 作为本领域的公知常识，任何RAM阵列（包括STT-MRAM）的读取操作都需要感测放大器来检测存储单元的状态。对比文件公开了STT-MRAM缓存（[0022]-[0023]段），隐含了其包含感测放大器。然而，目标专利明确要求“多个感测放大器”这一特征，旨在强调其阵列被多个感测放大器所服务，且这些放大器的配置是不均匀的（特征E）。对比文件全文未提及感测放大器的数量、类型或配置，仅泛泛提及缓存的存在。因此，本领域技术人员无法从对比文件中毫无疑义地得出或必然推断出该STT-MRAM缓存架构中包含了“多个感测放大器”这一具体限定。该特征未被公开。 |
| **技术特征C：** 其具有差分感测放大器和单端感测放大器，<br>**《未公开》** | （对比文件全文未提及感测放大器的具体类型，未出现“差分感测放大器”或“单端感测放大器”的描述。） | **论述：** 目标专利的核心创新点在于在均匀的MRAM阵列中混合使用差分感测和单端感测两种感测方案。对比文件虽然描述了STT-MRAM缓存及其可调性，但完全未涉及感测电路的具体实现方式，尤其是未提及使用两种不同类型的感测放大器。本领域技术人员阅读对比文件后，无法得知其感测方案是差分、单端还是其他类型。因此，该特征既未被直接公开，也无法从对比文件的内容中隐含推导出来。 |
| **技术特征D：** 其中所述磁阻随机存取存储器位单元阵列是均匀的，<br>**《未公开》** | （对比文件未描述其STT-MRAM缓存中的位单元阵列是否“均匀”。相反，其强调了为不同目的调谐不同类型的缓存，例如Type 1缓存单元尺寸更大（2T/1MTJ），Type Y缓存单元尺寸更小（1T-1J）以实现高密度（见[0025]段），这暗示了位单元设计可能不同。） | **论述：** 目标专利说明书[0027]段及权利要求均强调“磁阻随机存取存储器位单元阵列是均匀的”，这是其实现“不均匀的感测放大器配置”的前提和关键特征。对比文件关注的是通过调整缓存设计参数（如单元尺寸、MTJ大小）来获得不同性能的缓存块，这必然导致不同缓存块（Type 1, Type Y）内的位单元在物理设计上可能存在差异（非均匀）。对比文件从未提及或暗示所有缓存位单元构成一个物理上均匀的阵列。因此，该特征未被公开。 |
| **技术特征E：** 其中所述多个感测放大器的配置是不均匀的，<br>**《未公开》** | （对比文件未提及感测放大器的配置方式。） | **论述：** 目标专利中“感测放大器的配置是不均匀的”是“混合单端和差分感测”这一核心构思的直接结果和具体表现。由于对比文件未公开使用差分和单端感测放大器（特征C），也未曾描述感测放大器的任何配置方式，因此本领域技术人员无法从对比文件中得出其感测放大器配置是否均匀的结论。该特征未被公开。 |
| **技术特征F：** 其中所述第一多个磁阻随机存取存储器位单元中的至少一个磁阻随机存取存储器位单元耦合至所述单端感测放大器，<br>**《未公开》** | （对比文件未提及单端感测放大器，也未描述位单元与特定类型感测放大器之间的连接关系。） | **论述：** 该特征是实现单端感测的具体连接方式。由于对比文件未公开“单端感测放大器”的存在（特征C），自然也未曾公开任何位单元耦合至单端感测放大器。该特征未被公开。 |
| **技术特征G：** 以及其中所述第二多个磁阻随机存取存储器位单元中的至少两个磁阻随机存取存储器位单元耦合至所述差分感测放大器。<br>**《未公开》** | （对比文件未提及差分感测放大器，也未描述位单元与特定类型感测放大器之间的连接关系。） | **论述：** 该特征是实现差分感测的具体连接方式，需要至少两个位单元耦合至一个差分感测放大器进行比较。由于对比文件未公开“差分感测放大器”的存在（特征C），自然也未曾公开任何两个位单元耦合至差分感测放大器。该特征未被公开。 |
| **技术特征H：** 其特征在于，所述磁阻随机存取存储器位单元阵列是自旋力矩转移磁阻随机存取存储器阵列。<br>**《直接公开》** | 说明书[0022]段：“STT-MRAM is a type of MRAM. The free layer magnetization of STT-MRAM may be switched by an electrical current that passes through an MTJ.”<br>说明书多处（如[0001], [0025]）提及“STT-MRAM cache”。 | **论述：** 对比文件明确、直接地公开了其缓存使用的是自旋力矩转移磁阻随机存取存储器（STT-MRAM）。STT-MRAM是MRAM的一种特定类型。因此，目标专利中“磁阻随机存取存储器位单元阵列是自旋力矩转移磁阻随机存取存储器阵列”这一特征被对比文件直接公开。 |
| **技术特征I：** 其特征在于，所述磁阻随机存取存储器位单元阵列是翻转磁阻随机存取存储器阵列。<br>**《未公开》** | （对比文件全文仅提及STT-MRAM，未提及“翻转磁阻随机存取存储器（Toggle MRAM）”。） | **论述：** 目标专利说明书[0010]段将“自旋力矩转移磁阻随机存取存储器位单元阵列和/或翻转磁阻随机存取存储器位单元阵列”作为可选方案。翻转MRAM（Toggle MRAM）与STT-MRAM是MRAM的两种不同实现技术。对比文件明确且仅公开了使用STT-MRAM，并未提及翻转MRAM。因此，该特征未被公开。 |
| **技术特征J：** 其特征在于，所述单端感测放大器进一步耦合至参考单元。<br>**《未公开》** | （对比文件未提及单端感测放大器，也未提及参考单元。） | **论述：** 该特征是单端感测方案的典型组成部分，需要参考单元提供比较基准。由于对比文件未公开单端感测方案（特征C），自然也未曾公开与单端感测放大器配套的参考单元。该特征未被公开。 |
| **技术特征K：** 其特征在于，所述磁阻随机存取存储器位单元阵列中具有耦合至所述单端感测放大器的第一多个磁阻随机存取存储器位单元的部分慢于所述磁阻随机存取存储器位单元阵列中具有耦合至所述差分感测放大器的第二多个磁阻随机存取存储器位单元的部分。<br>**《未公开》** | 说明书[0025]段：“According to one aspect, the Type 1 STT-MRAM cache 402 may be tuned with a first set of attributes for fast access (e.g., increased performance)... The Type Y STT-MRAM cache 404 may be tuned for a higher density.” | **论述：** 目标专利该特征描述了由感测方式不同导致的性能差异：单端感测部分慢，差分感测部分快。对比文件确实公开了不同缓存类型（Type 1, Type Y）具有不同的性能属性，例如Type 1被调谐为快速访问，Type Y被调谐为高密度。然而，这种性能差异源于缓存整体设计（如单元尺寸、MTJ尺寸）的不同调谐（见[0025]段），而非源于在同一均匀阵列内采用不同的感测放大器配置。两者实现性能差异的原理和手段不同。因此，对比文件未公开“因感测方式不同而导致同一阵列内部分区域速度不同”这一特定技术特征。 |
| **技术特征L：** 其中所述混合高速缓存架构被集成到至少一个半导体管芯中。<br>**《直接公开》** | 说明书[0025]段：“Furthermore, the STT-MRAM cache utilizes a homogeneous lower level process integration resulting in no extra process overhead because the different tiers of the lower level cache are simultaneously fabricated. That is, the same fabrication processes may be used for each type of STT-MRAM cache with only slight variation in the overall process flow.”<br>说明书[0025]段：“STT-MRAM cells and macros can be fabricated in multiple configurations (e.g., multi-tiered) on a monolithic die without incurring extra process steps and cost.” | **论述：** 对比文件明确公开了其STT-MRAM缓存单元和宏可以在单片管芯（monolithic die）上以多种配置制造。这直接对应于目标专利的“集成到至少一个半导体管芯中”。虽然对比文件的缓存可能是为不同核心服务的多个独立块（multi-tiered），但它们被集成在同一个管芯上。因此，该特征被对比文件直接公开。 |
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