**对比文件名称**：2010-09-02_US2010219867A_发明申请_US20100219867A1 Delay-locked loop and electronic device including the same
**目标专利名称**：259用于存储器接口中的延迟控制的方法和设备CN106663462B
**本次调用的模型名称**：DeepSeek-R1
### 特征比对表格
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：包括：第一延迟电路，所述第一延迟电路被配置成向第二延迟电路提供电压偏置并且以一更新速率来更新所述电压偏置，<br>**判断结果**：《隐含公开》 | 对比文件说明书第[0048]段：“The controller 130 may generate the second control signals CS2_n for controlling a phase delay value of at least one delay cell among the plurality of delay cells based on the phase difference PHASE.” 以及第[0044]-[0048]段描述了相位检测块140（包括相位检测器120和控制器130）检测参考时钟CLKref与输出时钟CLKout之间的相位差，并基于该相位差生成第二控制信号CS2_n以控制至少一个延迟单元的相位延迟值。 | 目标专利中的“第一延迟电路”即主延迟电路，其功能是生成并更新控制从延迟电路（第二延迟电路）延迟的电压偏置。在对比文件中，DLL 100的控制器130生成第二控制信号CS2_n，该信号用于控制单元延迟细胞（例如113、114）的延迟值（见第[0048]段及图3）。第二控制信号CS2_n实质上起到了与“电压偏置”相同的作用，即控制延迟单元的延迟量。控制器130基于检测到的相位差生成这些信号，这意味着它会“更新”这些控制信号以响应相位变化。虽然对比文件未明确使用“更新速率”这一术语，也未描述一个可编程地调整该更新速率的独立“更新控制器”，但其控制器130持续或周期性地基于相位误差更新控制信号CS2_n，这隐含了“以一更新速率来更新所述电压偏置”的行为。控制器130本身执行了生成和更新控制信号的功能。因此，本领域技术人员能够从对比文件公开的“控制器130基于相位差生成第二控制信号CS2_n以控制延迟单元延迟”这一技术方案中，合理推断出存在一个提供并更新控制信号（相当于电压偏置）的电路（相当于第一延迟电路）。故该技术特征被对比文件隐含公开。 |
| **技术特征B**：其中所述电压偏置控制所述第二延迟电路的延迟<br>**判断结果**：《直接公开》 | 对比文件说明书第[0048]段：“The controller 130 may generate the second control signals CS2_n for controlling a phase delay value of at least one delay cell among the plurality of delay cells based on the phase difference PHASE.” 以及图3，单元延迟细胞113包括由第二控制信号CS2_1和CS2_2控制的延迟控制块117、118，它们控制逆变器116的输入/输出转换速度，从而控制其延迟。 | 目标专利中，电压偏置用于控制第二延迟电路（从延迟电路）的延迟。对比文件明确公开了第二控制信号CS2_n用于控制至少一个延迟单元（例如，单元延迟细胞113）的相位延迟值（第[0048]段）。如图3所示，第二控制信号CS2_1和CS2_2分别控制第一延迟控制块117和第二延迟控制块118，这些块通过控制电流路径来调整逆变器116的转换速度，从而改变其延迟（参见第[0052]-[0055]、[0063]、[0074]段）。因此，第二控制信号CS2_n直接且明确地起到了控制延迟单元延迟的作用。本领域技术人员能够毫无疑义地确定，对比文件公开的“第二控制信号CS2_n控制延迟细胞的相位延迟值”与本技术特征“电压偏置控制第二延迟电路的延迟”在技术作用上完全相同。故该技术特征被对比文件直接公开。 |
| **技术特征C**：以及更新控制器，所述更新控制器被配置成基于被所述第二延迟电路延迟的信号的数据率来调整所述第一延迟电路的所述更新速率，<br>**判断结果**：《未公开》 | 对比文件未提及根据“数据率”调整任何控制信号更新速率的内容。 | 目标专利的更新控制器根据被延迟信号（即存储器接口中的数据信号或选通信号）的数据率，来动态调整第一延迟电路（主DLL）更新电压偏置的速率。对比文件公开的DLL 100用于生成与参考时钟同步的输出时钟，其控制器130生成控制信号CS2_n是基于参考时钟CLKref与输出时钟CLKout之间的相位差（第[0044]、[0048]段），目的是补偿外部环境变化引起的延迟漂移（第[0046]段）。整个说明书中均未提及“数据率”这一概念，也未提及根据任何信号的数据率来调整控制信号生成或更新频率（即更新速率）。对比文件控制信号的更新取决于相位误差，而非取决于一个外部的、与应用性能要求（如数据率）相关的可编程参数。因此，对比文件既未直接公开也未隐含公开“基于数据率调整更新速率”的技术特征。 |
| **技术特征D**：其中所述数据率指示所述存储器接口的数据率操作。<br>**判断结果**：《未公开》 | 对比文件未提及“数据率指示所述存储器接口的数据率操作”。 | 该技术特征是对特征C中“数据率”的具体限定，指明其指示的是存储器接口的操作数据率。由于对比文件根本未公开“基于数据率调整更新速率”的特征C，因此作为其下位概念的特征D自然也未被公开。对比文件虽然在第[0085]-[0087]段及图14-15提到DLL可用于存储器设备作为时序信号，并提到了高速数据传输，但并未将数据传输速率（数据率）作为控制DLL内部操作（如控制信号更新速率）的一个参数。 |
| **技术特征E**：其特征在于，所述更新控制器被配置成在所述信号的所述数据率等于第一数据率的情况下将所述更新速率设置为第一更新速率，并且在所述信号的所述数据率等于第二数据率的情况下将所述更新速率设置为第二更新速率，其中所述第一数据率低于所述第二数据率，并且所述第一更新速率低于所述第二更新速率。<br>**判断结果**：《未公开》 | 对比文件未提及根据不同的数据率设置不同的更新速率。 | 该技术特征是对特征C的进一步具体化，限定了更新控制器根据两个不同数据率（高低）设置两个不同更新速率（慢快）的对应关系。如对特征C和D的分析，对比文件完全没有涉及“数据率”与“更新速率”之间的任何关联，更不用说这种具体的数值对应关系。因此，该技术特征未被对比文件公开。 |
| **技术特征F**：其特征在于，所述第一延迟电路被配置成基于参考时钟来更新所述电压偏置，所述更新速率等于每N个参考时钟周期更新一次所述电压偏置，N是整数，并且所述更新控制器被配置成调整N。<br>**判断结果**：《未公开》 | 对比文件未提及以“每N个参考时钟周期更新一次”的可编程周期来更新控制信号，也未提及可调整的整数N。 | 目标专利该特征限定了电压偏置的更新具有可编程的周期性（每N个时钟周期），并且N是可调整的。对比文件中，控制器130生成第二控制信号CS2_n是基于相位检测器120持续检测的相位差（第[0044]段）。尽管可以理解为控制器130会周期性地或响应相位误差来更新信号，但对比文件并未公开一个明确的、可编程的“每N个参考时钟周期更新一次”的机制，更没有公开一个可以调整该周期参数N的“更新控制器”。对比文件的更新行为是锁定环路对相位误差的连续或准连续响应，而非一个可独立配置的、降低功耗的节拍性更新机制。因此，该技术特征未被对比文件公开。 |
| **技术特征G**：其特征在于，所述更新控制器被配置成在被所述第二延迟电路延迟的信号的数据率等于第一数据率的情况下将N设置为第一值，并且在所述信号的所述数据率等于第二数据率的情况下将N设置为第二值，其中所述第一数据率低于所述第二数据率，并且N的所述第一值大于N的所述第二值。<br>**判断结果**：《未公开》 | 对比文件未提及数据率，也未提及可编程的N值及其调整。 | 该技术特征是将特征F（调整N）与特征C（基于数据率）结合的具体实施方式。由于对比文件既未公开基于数据率调整更新速率（特征C），也未公开以可编程周期N更新电压偏置并调整N（特征F），因此这种结合特征更不可能被公开。 |
| **技术特征H**：其特征在于，所述第一延迟电路包括：更新电路，所述更新电路被配置成针对所述电压偏置的每次更新从参考时钟生成脉冲对，其中每个脉冲对包括第一脉冲和第二脉冲，并且所述第一脉冲相对于所述第二脉冲被延迟约一个参考时钟周期<br>**判断结果**：《未公开》 | 对比文件未提及从参考时钟生成“脉冲对”，也未提及第一脉冲相对于第二脉冲延迟约一个时钟周期。 | 目标专利该特征限定了第一延迟电路内部包含一个具体的“更新电路”，其功能是从参考时钟生成具有特定时序关系（延迟约一个周期）的脉冲对，用于触发后续的相位比较和偏置更新。对比文件的DLL 100中，相位检测器120直接接收参考时钟CLKref和输出时钟CLKout（或经延迟的时钟）并比较其相位（第[0044]段）。整个电路描述中不存在一个专门从参考时钟生成“脉冲对”的独立“更新电路”，也没有公开任何信号具有“第一脉冲相对于第二脉冲延迟约一个参考时钟周期”的时序关系。因此，该技术特征未被对比文件公开。 |
| **技术特征I**：压控延迟电路，所述压控延迟电路被配置成将每个脉冲对中的所述第二脉冲延迟由所述电压偏置控制的量<br>**判断结果**：《未公开》 | 对比文件未提及“脉冲对”及其中的“第二脉冲”，因此不存在对“第二脉冲”进行延迟的电路。 | 该技术特征依赖于特征H中定义的“脉冲对”和“第二脉冲”。由于对比文件未公开特征H，即不存在“脉冲对”和“第二脉冲”，因此也就不存在一个专门延迟“第二脉冲”的“压控延迟电路”。虽然对比文件的延迟线110（包含单元延迟细胞）整体上是由控制信号（相当于电压偏置）控制延迟的电路，但其延迟的对象是时钟信号路径，而非特定定义的“脉冲对”中的“第二脉冲”。因此，该技术特征未被对比文件公开。 |
| **技术特征J**：相位频率检测器，所述相位频率检测器被配置成针对每个脉冲对检测相应的第一脉冲与相应的经延迟第二脉冲之间的相位误差<br>**判断结果**：《未公开》 | 对比文件未提及“脉冲对”、“第一脉冲”、“经延迟第二脉冲”以及针对它们的相位检测。 | 该技术特征限定了相位频率检测器（PFD）的特定工作模式：针对每一对脉冲，检测其中第一脉冲与经过特征I中电路延迟后的第二脉冲之间的相位误差。对比文件确实公开了相位检测器（120），但其功能是检测参考时钟CLKref与输出时钟CLKout之间的相位差（第[0044]段），而非针对一对特定生成的、具有固定延迟关系的脉冲进行检测。由于前提“脉冲对”不存在，该特定的检测方式也未被公开。 |
| **技术特征K**：以及电压偏置控制器，所述电压偏置控制器被配置成基于相应的检测到的相位误差来更新用于每个脉冲对的所述电压偏置。<br>**判断结果**：《隐含公开》 | 对比文件说明书第[0048]段：“The controller 130 may generate the second control signals CS2_n for controlling a phase delay value of at least one delay cell among the plurality of delay cells based on the phase difference PHASE.” | 目标专利的“电压偏置控制器”功能是基于检测到的相位误差来更新电压偏置。对比文件的控制器130基于相位检测器120检测到的相位差PHASE，生成用于控制延迟单元延迟值的第二控制信号CS2_n（第[0048]段）。虽然对比文件中的控制器130可能集成了更多功能，且其更新的对象是“第二控制信号CS2_n”而非明确称为“电压偏置”，但如特征A、B所述，CS2_n的作用等同于电压偏置。因此，“控制器130基于相位差PHASE生成/更新第二控制信号CS2_n”这一技术内容，实质上公开了“电压偏置控制器基于检测到的相位误差来更新电压偏置”的功能。尽管其工作上下文（非脉冲对模式）与目标专利不同，但“基于相位误差更新控制信号”这一核心手段已被公开。本领域技术人员能够从对比文件的描述中合理推断出存在执行该功能的电路模块。故该技术特征被对比文件隐含公开。 |
| **技术特征L**：其特征在于，所述更新电路被配置成以每N个参考时钟周期一个脉冲对的速率来生成所述脉冲对，N是整数，并且所述更新控制器被配置成调整N。<br>**判断结果**：《未公开》 | 对比文件未提及“更新电路”生成“脉冲对”，因此也不存在以可编程周期N生成脉冲对的速率控制。 | 该技术特征是对特征H的进一步限定，增加了生成脉冲对的速率（每N个周期一对）及其可调性。由于对比文件未公开特征H（生成脉冲对的更新电路），因此该附加的速率控制特征也无从谈起。对比文件未公开任何可编程地调整控制信号更新节拍的机制。 |
| **技术特征M**：其特征在于，所述更新控制器被配置成在被所述第二延迟电路延迟的信号的数据率等于第一数据率的情况下将N设置为第一值，并且在所述信号的所述数据率等于第二数据率的情况下将N设置为第二值，其中所述第一数据率低于所述第二数据率，并且N的所述第一值大于N的所述第二值。<br>**判断结果**：《未公开》 | 对比文件未提及数据率，也未提及可编程的N值及其基于数据率的调整。 | 该技术特征是将特征L（调整N）与特征C（基于数据率）结合的具体实施方式。由于对比文件既未公开基于数据率调整任何参数（特征C），也未公开可编程的脉冲对生成周期N（特征L），因此这种结合特征不可能被公开。 |
| **技术特征N**：其特征在于，由所述电压偏置控制的所述第二延迟电路的延迟是所述第二延迟电路的步进延迟，并且所述第二延迟电路被配置成将信号延迟所述步进延迟的倍数。<br>**判断结果**：《隐含公开》 | 对比文件说明书第[0049]段：“During the locking operation, the DLL 100 may control the number of delay cells used in generating the output clock signal CLKout from the reference clock signal CLKref in response to the first control signals CS1_m. For example, the DLL 100 may control the number of delay cells used in generating the output clock signal CLKout by selectively outputting clocks from delay cells because the clocks output from the delay cells have different phase differences from the reference clock signal CLKref.” 以及图2，延迟线110由多个延迟细胞111-115串联构成。 | 目标专利中，从延迟电路（第二延迟电路）的核心在于其延迟是由一个基本“步进延迟”的倍数构成。对比文件的延迟线110由多个延迟细胞（111-115）串联构成（图2）。第[0049]段明确指出，DLL 100可以通过选择不同延迟细胞的输出来控制用于生成输出时钟的延迟细胞数量，这是因为不同延迟细胞的输出相对于参考时钟具有不同的相位差（即不同的延迟量）。这意味着每个延迟细胞贡献一个基本的延迟单元（相当于“步进延迟”），而总的延迟可以通过选择经过不同数量延迟细胞的路径（即步进延迟的倍数）来实现。虽然对比文件未明确使用“步进延迟”这一术语，但本领域技术人员从“通过选择不同数量的延迟细胞来控制总延迟”这一描述中，能够毫无困难地理解到每个延迟细胞提供一个基本的、可累加的延迟量，且总延迟是该基本延迟量的整数倍。因此，该技术特征被对比文件隐含公开。 |
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