**对比文件名称**：JP2017517077A_Description_20260309_2043
**目标专利名称**：259用于存储器接口中的延迟控制的方法和设备CN106663462B
**本次调用的模型名称**：DeepSeek-R1
### 特征比对表格
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **A. 包括：第一延迟电路，所述第一延迟电路被配置成向第二延迟电路提供电压偏置并且以一更新速率来更新所述电压偏置**<br>**《直接公开》** | [0004] “遅延システムは、第２の遅延回路に電圧バイアスを供給することと、ここにおいて、電圧バイアスは、第２の遅延回路の遅延を制御する、更新レートで電圧バイアスを更新することとを行うように構成された第１の遅延回路を備え得る。”<br>(翻译：延迟系统可以包括第一延迟电路，该第一延迟电路被配置成向第二延迟电路提供电压偏置，并且以更新速率更新该电压偏置，其中该电压偏置控制第二延迟电路的延迟。) | 对比文件[0004]段明确公开了“第一延迟电路”（第１の遅延回路）向“第二延迟电路”（第２の遅延回路）提供电压偏置，并以“更新速率”（更新レート）更新该电压偏置。其技术方案与本特征完全相同，作用均是为从属延迟电路提供受控的偏置电压。因此，本技术特征被对比文件直接公开。 |
| **B. 其中所述电压偏置控制所述第二延迟电路的延迟**<br>**《直接公开》** | [0004] (同上) “…ここにおいて、電圧バイアスは、第２の遅延回路の遅延を制御する…”<br>(翻译：…其中该电压偏置控制第二延迟电路的延迟。) | 对比文件[0004]段在描述第一延迟电路的功能时，明确指出所提供的电压偏置用于“控制第二延迟电路的延迟”。这与本特征的技术方案和作用完全一致。因此，本技术特征被对比文件直接公开。 |
| **C. 以及更新控制器，所述更新控制器被配置成基于被所述第二延迟电路延迟的信号的数据率来调整所述第一延迟电路的所述更新速率**<br>**《隐含公开》** | [0060] “この点において、更新コントローラ７５０は、特定のアプリケーションに対して依然として適切な性能を提供するレベルに、電圧バイアス更新のレートを低減する（故に、電力を低減する）ように構成され得る。例えば、メモリインターフェースが比較的低いデータレートで動作するとき、有効なデータウィンドウは比較的大きい。…このケースでは、更新コントローラ７５０は、電力消費を低減するために、電圧バイアス更新のレートを低減し（即ち、Ｎを増加させ）得る。メモリインターフェースが、より高いデータレートで動作するとき、有効データウィンドウはより小さく、メモリインターフェースのタイミング要件はより厳しくなる…このケースでは、更新コントローラ７５０は、マスタ遅延回路７１０の性能を向上させるために、電圧バイアス更新のレートを増加させ（即ち、Ｎを減少させ）得る。”<br>[0077] “一実施形態では、更新コントローラ７５０は、ルックアップテーブルを含み得る、ここでは、ルックアップテーブルは、メモリインターフェースによってサポートされる複数の異なるデータレートを備える。ルックアップテーブルは、各データレートを、Ｎの対応する値にマッピングし得る。”<br>(翻译：[0060] “…更新控制器750可以被配置成将电压偏置更新的速率减小至（并且因此将功率减小至）针对特定应用仍提供足够性能的水平。例如，当存储器接口以相对较慢的数据率操作时…在这一情形中，更新控制器750可以减小电压偏置更新的速率…当存储器接口以较高数据率操作时…在这一情形中，更新控制器750可以增大电压偏置更新的速率…”<br>[0077] “在一个实施例中，更新控制器750可以包括查找表，其中该查找表包括由存储器接口支持的多个不同的数据率。该查找表可以将每个数据率映射到相应的N值。”) | 本特征的核心在于“基于被所述第二延迟电路延迟的信号的数据率来调整更新速率”。目标专利中，第二延迟电路（从延迟电路）用于延迟存储器接口中的数据信号或数据选通信号（见说明书[0008], [0040]），因此其延迟的信号的数据率即代表了存储器接口的操作数据率。<br>对比文件[0060]和[0077]段明确教导了更新控制器750根据“存储器接口的数据率”来调整电压偏置的更新速率（即调整N值）。由于存储器接口的数据率正是通过其传输/接收的信号（这些信号正是由从延迟电路，即第二延迟电路，进行延迟处理的，如图1、3所示）来体现的，因此本领域技术人员能够毫无歧义地理解，更新控制器是基于这些被延迟信号的数据率来进行调整的。调整的目的（在功耗与性能间权衡）和作用（根据数据率动态调整主延迟电路功耗）在两个文件中也完全相同。因此，本技术特征被对比文件隐含公开。 |
| **D. 其中所述数据率指示所述存储器接口的数据率操作。**<br>**《直接公开》** | [0060], [0077] (同上)。 | 对比文件[0060]和[0077]段明确将“数据率”与“存储器接口”的操作直接关联，例如“当存储器接口以相对较慢的数据率操作时”、“存储器接口的数据率”。这直接公开了本特征中“数据率指示存储器接口的数据率操作”这一限定。因此，本技术特征被对比文件直接公开。 |
| **E. 其特征在于，所述更新控制器被配置成在所述信号的所述数据率等于第一数据率的情况下将所述更新速率设置为第一更新速率，并且在所述信号的所述数据率等于第二数据率的情况下将所述更新速率设置为第二更新速率，其中所述第一数据率低于所述第二数据率，并且所述第一更新速率低于所述第二更新速率。**<br>**《直接公开》** | [0079] “例えば、ＤＲＲメモリインターフェースの場合、Ｎは、データレートが第１のデータレートを下回る（例えば、４００ＭＨｚを下回る）とき、最大値（例えば、３２）に設定され得、Ｎは、データレートが第２のデータレートを上回る（例えば、１．６ＧＨｚを上回る）とき、１に設定され得る。”<br>(翻译：例如，对于DDR存储器接口，在数据率低于第一数据率（例如，低于400MHz）时可以将N设置成最大值（例如，32），并且在数据率高于第二数据率（例如，高于1.6GHz）时可以将N设置为1。) | 对比文件[0079]段给出了具体的操作示例：当数据率低于第一数据率（400MHz）时，将N设为最大值（32），即更新速率最慢（第一更新速率）；当数据率高于第二数据率（1.6GHz）时，将N设为1，即更新速率最快（第二更新速率）。其中，第一数据率（400MHz）低于第二数据率（1.6GHz），对应的第一更新速率（每32周期更新一次）低于第二更新速率（每1周期更新一次）。这完全公开了本特征的具体配置方式。因此，本技术特征被对比文件直接公开。 |
| **F. 其特征在于，所述第一延迟电路被配置成基于参考时钟来更新所述电压偏置，所述更新速率等于每N个参考时钟周期更新一次所述电压偏置，N是整数，并且所述更新控制器被配置成调整N。**<br>**《直接公开》** | [0055] “更新回路７１２は、更新コントローラ７５０からの制御信号Ｎに基づいてマスタ遅延回路７１０が電圧バイアスを更新するレートを制御するように構成され、ここで、Ｎは、プログラマブルであり、整数であり得る。より具体的には、更新回路７１２は、マスタ遅延回路７１０に、基準クロックのＮ個の周期（サイクル）ごとに電圧バイアスを更新させる（即ち、Ｎ個の周期あたり１回の電圧バイアス更新というレート）。”<br>[0070] “プログラマブルカウンタ１１１０は、更新コントローラ７５０からの制御信号Ｎと、基準クロックとを受ける。”<br>(翻译：[0055] “更新电路712被配置成基于来自更新控制器750的控制信号N来控制主延迟电路710更新电压偏置的速率，其中N是可编程的并且可以是整数。更具体地，更新电路712使主延迟电路710每N个参考时钟周期（循环）更新电压偏置（即，每N个周期一次电压偏置更新的速率）。”<br>[0070] “可编程计数器1110接收来自更新控制器750的控制信号N以及参考时钟。”) | 对比文件明确公开了第一延迟电路（主延迟电路710）基于“基准クロック”（参考时钟）来工作，其更新速率被定义为“基準クロックのＮ個の周期（サイクル）ごと”（每N个参考时钟周期一次），并且N是由更新控制器750调整的整数。这与本特征的技术方案完全一致。因此，本技术特征被对比文件直接公开。 |
| **G. 其特征在于，所述更新控制器被配置成在被所述第二延迟电路延迟的信号的数据率等于第一数据率的情况下将N设置为第一值，并且在所述信号的所述数据率等于第二数据率的情况下将N设置为第二值，其中所述第一数据率低于所述第二数据率，并且N的所述第一值大于N的所述第二值。**<br>**《直接公开》** | [0079] (同特征E的引用)。 | 对比文件[0079]段的示例中，第一数据率（<400MHz）低于第二数据率（>1.6GHz），对应的N的第一值（32）大于N的第二值（1）。这直接公开了本特征中更新控制器根据数据率设置N值，且数据率低时N值大（更新速率慢）、数据率高时N值小（更新速率快）的关系。因此，本技术特征被对比文件直接公开。 |
| **H. 其特征在于，所述第一延迟电路包括：更新电路，所述更新电路被配置成针对所述电压偏置的每次更新从参考时钟生成脉冲对，其中每个脉冲对包括第一脉冲和第二脉冲，并且所述第一脉冲相对于所述第二脉冲被延迟约一个参考时钟周期**<br>**《直接公开》** | [0057] “更新回路７１２は、基準クロックのＮ個の周期（サイクル）ごとに一対のパルスを出力する。パルスの各対は、Ｑパルス及びＺＱパルスを備え、ここでは、ＺＱパルスは、Ｑパルスに対して略１クロック周期ぶん遅延されている。”<br>(翻译：更新电路712每N个参考时钟周期（循环）输出一对脉冲。每一对脉冲包括Q脉冲和ZQ脉冲，其中ZQ脉冲相对于Q脉冲被延迟大致一个时钟周期。) | 对比文件明确公开了第一延迟电路（主延迟电路710）中的“更新回路７１２”（更新电路）的功能：每N个周期生成一对脉冲（Q和ZQ），且ZQ脉冲相对于Q脉冲延迟约一个时钟周期。这完全对应于本特征中的“更新电路”生成“第一脉冲”（ZQ）和“第二脉冲”（Q）及其延迟关系。因此，本技术特征被对比文件直接公开。 |
| **I. 压控延迟电路，所述压控延迟电路被配置成将每个脉冲对中的所述第二脉冲延迟由所述电压偏置控制的量**<br>**《直接公开》** | [0057] “…更新回路７１２…Ｑパルスを出力する。クロック遅延回路５１５は、Ｑパルスを、…電圧バイアスによって制御された量ぶん遅延させる。”<br>(翻译：…更新电路712…输出Q脉冲。时钟延迟电路515将Q脉冲延迟由电压偏置控制的量。) | 对比文件明确描述了时钟延迟电路515接收来自更新电路的Q脉冲（即第二脉冲），并将其延迟由电压偏置控制的量。这直接公开了本特征的“压控延迟电路”及其功能。因此，本技术特征被对比文件直接公开。 |
| **J. 相位频率检测器，所述相位频率检测器被配置成针对每个脉冲对检测相应的第一脉冲与相应的经延迟第二脉冲之间的相位误差**<br>**《直接公开》** | [0057] “ＰＦＤ５２０は、ＺＱパルスと遅延Ｑパルスとの間の位相誤差を検出する。”<br>(翻译：PFD 520检测ZQ脉冲与经延迟Q脉冲之间的相位误差。) | 对比文件明确公开了相位频率检测器（PFD 520）针对每对脉冲，检测第一脉冲（ZQ脉冲）与经延迟的第二脉冲（经延迟的Q脉冲）之间的相位误差。这完全对应于本特征的技术方案。因此，本技术特征被对比文件直接公开。 |
| **K. 以及电压偏置控制器，所述电压偏置控制器被配置成基于相应的检测到的相位误差来更新用于每个脉冲对的所述电压偏置。**<br>**《直接公开》** | [0057] “…ＰＦＤ５２０は…位相誤差信号を電圧バイアスコントローラ５２５に出力する。電圧バイアス回路５２５は、位相誤差を低減する方向に電圧バイアスを調整する。”<br>(翻译：…PFD 520…将相位误差信号输出至电压偏置控制器525。电压偏置电路525朝减少相位误差的方向调整电压偏置。) | 对比文件明确公开了电压偏置控制器（电压偏置控制器525/电压偏置电路525）接收来自PFD的相位误差信号，并基于此更新（调整）电压偏置。这直接公开了本特征的技术方案。因此，本技术特征被对比文件直接公开。 |
| **L. 其特征在于，所述更新电路被配置成以每N个参考时钟周期一个脉冲对的速率来生成所述脉冲对，N是整数，并且所述更新控制器被配置成调整N。**<br>**《直接公开》** | [0055], [0057], [0070] (综合参考特征F和H的引用)。 | 对比文件[0055]和[0057]段已明确更新电路以每N个参考时钟周期输出一对脉冲的速率工作，且N由更新控制器调整（[0055]）。这直接公开了本特征的全部内容。因此，本技术特征被对比文件直接公开。 |
| **M. 其特征在于，所述更新控制器被配置成在被所述第二延迟电路延迟的信号的数据率等于第一数据率的情况下将N设置为第一值，并且在所述信号的所述数据率等于第二数据率的情况下将N设置为第二值，其中所述第一数据率低于所述第二数据率，并且N的所述第一值大于N的所述第二值。**<br>**《直接公开》** | [0079] (同特征E和G的引用)。 | 本特征与特征G的实质内容相同，均描述了更新控制器根据数据率设置N值的具体规则。对比文件[0079]段的示例直接公开了这一规则。因此，本技术特征被对比文件直接公开。 |
| **N. 其特征在于，由所述电压偏置控制的所述第二延迟电路的延迟是所述第二延迟电路的步进延迟，并且所述第二延迟电路被配置成将信号延迟所述步进延迟的倍数。**<br>**《直接公开》** | [0041] “各スレーブ遅延回路３１５（１）−３１５（ｍ）は、ステップ遅延の倍数である遅延を提供し、ここでは、ステップ遅延は、マスタ遅延回路３１０からの電圧バイアスによって制御される。”<br>[0045] “遅延コントローラ４６０は、…ステップ遅延の倍数で遅延を制御することを可能にし、ここで、ステップ遅延は、１つの遅延素子の遅延である。ステップ遅延は、上述したように、マスタ遅延回路３１０からの電圧バイアスによって制御される。”<br>(翻译：[0041] “每个从延迟电路315(1)-315(m)提供作为步进延迟的倍数的延迟，其中该步进延迟通过来自主延迟电路310的电压偏置来控制。”<br>[0045] “延迟控制器460能够…通过步进延迟的倍数来控制延迟，其中该步进延迟是一个延迟元件的延迟。该步进延迟通过来自主延迟电路310的电压偏置来控制，如以上所讨论的。”) | 对比文件明确公开了第二延迟电路（从延迟电路315）的延迟是“步进延迟”（ステップ遅延）的倍数，并且该“步进延迟”是由第一延迟电路（主延迟电路310）提供的电压偏置所控制的。这完全对应于本特征的技术方案。因此，本技术特征被对比文件直接公开。 |
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