**对比文件名称**：2002-08-06_US6430606B_发明授权_US06430606B1 High speed signaling for interfacing VLSI CMOS circuits
**目标专利名称**：CN106663462B 用于存储器接口中的延迟控制的方法和设备
**模型名称**：专利创造性评估模型
### 特征比对表格
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：包括：第一延迟电路，所述第一延迟电路被配置成向第二延迟电路提供电压偏置并且以一更新速率来更新所述电压偏置，《未公开》 | 对比文件中未记载任何“延迟电路”向另一“延迟电路”提供“电压偏置”并“更新”该电压偏置的内容。对比文件涉及的是利用差分参考信号（SSVTR和/SSVTR）进行高速信号接收的技术，其核心是比较器电路和信号切换逻辑，而非通过电压偏置来控制延迟的锁相环或延迟锁定环架构。 | 目标专利中的“第一延迟电路”实质上是主延迟电路（如DLL），其功能是生成并更新一个用于控制从延迟电路步进延迟的电压偏置。对比文件全文未公开任何具有类似功能的电路。对比文件中的“delay lock loop (DLL)”仅用于生成与时钟同步的互补参考信号/SSVTR（见说明书第[0106]段），其目的和结构与目标专利中用于产生控制延迟的电压偏置的主延迟电路完全不同。因此，本领域技术人员无法从对比文件毫无疑义地得出或通过合理推断得到技术特征A。 |
| **技术特征B**：其中所述电压偏置控制所述第二延迟电路的延迟，《未公开》 | 对比文件中未记载任何通过“电压偏置”来控制电路“延迟”的内容。 | 目标专利中“电压偏置控制第二延迟电路的延迟”是核心发明点，它定义了主从延迟架构中控制关系。对比文件完全没有涉及利用电压信号（偏置）来精确调节电路延迟的技术方案。其技术重点在于通过差分比较和逻辑切换来检测信号，而非调整信号路径的延迟时间。因此，该特征未被对比文件公开或隐含。 |
| **技术特征C**：以及更新控制器，所述更新控制器被配置成基于被所述第二延迟电路延迟的信号的数据率来调整所述第一延迟电路的所述更新速率，《未公开》 | 对比文件中未记载任何“更新控制器”，也没有基于“数据率”来调整某个电路“更新速率”的内容。对比文件提到了系统可以运行在不同的频率（例如800MHz和200MHz，见第[0123]段），但这与调整一个电压偏置生成电路的更新速率无关。 | 目标专利的“更新控制器”及“基于数据率调整更新速率”是实现可编程功耗/性能权衡的关键。对比文件虽然提到了不同的操作频率（数据率），但从未提及存在一个控制器去动态调整某个内部电路（如DLL）的更新频率或功耗。其频率变化是系统级操作模式的改变，而非对内部偏置生成电路更新行为的精细控制。因此，该特征未被对比文件公开或隐含。 |
| **技术特征D**：其中所述数据率指示所述存储器接口的数据率操作。《直接公开》 | 说明书第[0106]段：“The 8-bit Address and Control lines can be similar to DRDRAM... SSVTR<sub>0</sub> and /SSVTR<sub>0</sub> may be derivative of the system clock (differential) and operating at the same or a multiple of the frequency of the system clock.” <br> 第[0123]段：“...an 800 MHZ clock signal is used to generate all the VTRs.” <br> 第[0123]段：“The 800 Mhz clock signal controls the signal rate, i.e., the rate of the request being transmitted to the slaves and the rate of the data being transmitted back to the controller.” | 对比文件明确描述了其接口系统在特定时钟频率下操作，例如800MHz的时钟信号控制着信号传输的速率（即数据率）。数据率是接口操作的基本参数，用于指示传输速度。这与目标专利中“数据率指示存储器接口的数据率操作”这一描述在含义上完全一致。本领域技术人员能够毫无疑义地从对比文件中得出，其高速信号接口的操作具有特定的数据率。因此，该特征被对比文件直接公开。 |
| **技术特征E**：其特征在于，所述更新控制器被配置成在所述信号的所述数据率等于第一数据率的情况下将所述更新速率设置为第一更新速率，并且在所述信号的所述数据率等于第二数据率的情况下将所述更新速率设置为第二更新速率，其中所述第一数据率低于所述第二数据率，并且所述第一更新速率低于所述第二更新速率。《未公开》 | 对比文件中未记载任何“更新速率”的设置，更不存在根据不同的“数据率”来设置不同的“更新速率”的内容。 | 该特征是对技术特征C的进一步具体化，限定了更新速率与数据率之间的反向变化关系。如前述，对比文件根本未公开“更新控制器”和“更新速率”的概念，因此更不可能公开这种具体的配置关系。该特征未被对比文件公开或隐含。 |
| **技术特征F**：其特征在于，所述第一延迟电路被配置成基于参考时钟来更新所述电压偏置，所述更新速率等于每N个参考时钟周期更新一次所述电压偏置，N是整数，并且所述更新控制器被配置成调整N。《未公开》 | 对比文件中未记载任何电路基于参考时钟以每N个周期一次的速率来“更新电压偏置”，且由控制器调整N的内容。 | 该特征具体限定了第一延迟电路更新电压偏置的时序机制（基于参考时钟，周期可调）。对比文件中完全没有涉及这种周期性更新电压偏置的机制。其DLL用于生成固定相位的时钟信号，而非周期性更新的控制电压。因此，该特征未被对比文件公开或隐含。 |
| **技术特征G**：其特征在于，所述更新控制器被配置成在被所述第二延迟电路延迟的信号的数据率等于第一数据率的情况下将N设置为第一值，并且在所述信号的所述数据率等于第二数据率的情况下将N设置为第二值，其中所述第一数据率低于所述第二数据率，并且N的所述第一值大于N的所述第二值。《未公开》 | 对比文件中未记载任何参数“N”及其根据数据率进行调整的内容。 | 该特征是对技术特征F和C的进一步结合具体化。由于对比文件未公开“更新控制器”、“更新速率”、“N”等基础概念，因此该具体操作方式必然未被公开或隐含。 |
| **技术特征H**：其特征在于，所述第一延迟电路包括：更新电路，所述更新电路被配置成针对所述电压偏置的每次更新从参考时钟生成脉冲对，其中每个脉冲对包括第一脉冲和第二脉冲，并且所述第一脉冲相对于所述第二脉冲被延迟约一个参考时钟周期。《未公开》 | 对比文件中未记载任何“更新电路”从参考时钟生成“脉冲对”用于“电压偏置更新”的内容。 | 该特征描述了第一延迟电路内部更新电路的具体实现方式。对比文件中的电路功能完全不同，不存在为更新电压偏置而生成特定相位关系脉冲对的电路模块。因此，该特征未被对比文件公开或隐含。 |
| **技术特征I**：压控延迟电路，所述压控延迟电路被配置成将每个脉冲对中的所述第二脉冲延迟由所述电压偏置控制的量。《未公开》 | 对比文件中未记载任何“压控延迟电路”，也没有电路延迟由某个“电压偏置”控制的内容。 | 该特征定义了受电压偏置控制的延迟电路。对比文件中虽然提到了“delay lock loop (DLL)”，但其作用是调整时钟相位以同步数据接收（第[0106]段），并未披露其延迟是由一个专门生成的、用于控制其他电路延迟的“电压偏置”来控制的。两者在技术原理和结构上存在本质差异。因此，该特征未被公开。 |
| **技术特征J**：相位频率检测器，所述相位频率检测器被配置成针对每个脉冲对检测相应的第一脉冲与相应的经延迟第二脉冲之间的相位误差。《未公开》 | 对比文件中未记载任何“相位频率检测器(PFD)”检测脉冲对之间相位误差的内容。 | 目标专利中的PFD是DLL环路中的关键部件，用于检测时钟信号之间的相位/频率差。对比文件未使用PFD来实现其时钟同步或信号处理功能。其同步主要依靠信号传输路径的匹配和DLL的固定延迟。因此，该特征未被对比文件公开或隐含。 |
| **技术特征K**：以及电压偏置控制器，所述电压偏置控制器被配置成基于相应的检测到的相位误差来更新用于每个脉冲对的所述电压偏置。《未公开》 | 对比文件中未记载任何“电压偏置控制器”根据“相位误差”来“更新电压偏置”的内容。 | 该特征描述了DLL环路中根据相位误差调整控制电压的部件。对比文件完全没有此类闭环电压控制机制。因此，该特征未被对比文件公开或隐含。 |
| **技术特征L**：其特征在于，所述更新电路被配置成以每N个参考时钟周期一个脉冲对的速率来生成所述脉冲对，N是整数，并且所述更新控制器被配置成调整N。《未公开》 | 对比文件中未记载任何“更新电路”以可调速率生成“脉冲对”的内容。 | 该特征是对技术特征H的进一步限定。由于基础特征H未被公开，此具体速率控制特征自然也未被公开或隐含。 |
| **技术特征M**：其特征在于，所述更新控制器被配置成在被所述第二延迟电路延迟的信号的数据率等于第一数据率的情况下将N设置为第一值，并且在所述信号的所述数据率等于第二数据率的情况下将N设置为第二值，其中所述第一数据率低于所述第二数据率，并且N的所述第一值大于N的所述第二值。《未公开》 | 对比文件中未记载任何参数“N”及其根据数据率进行调整的内容。 | 该特征是对技术特征L和C的进一步结合具体化。由于基础概念均未被公开，此特征也未被公开或隐含。 |
| **技术特征N**：其特征在于，由所述电压偏置控制的所述第二延迟电路的延迟是所述第二延迟电路的步进延迟，并且所述第二延迟电路被配置成将信号延迟所述步进延迟的倍数。《未公开》 | 对比文件中未记载任何“步进延迟”的概念，也没有电路延迟是某个“步进延迟”的倍数的内容。 | 目标专利中的“步进延迟”是受电压偏置控制的基本延迟单元，从延迟电路通过选择不同数量的该单元来实现不同倍数的延迟。对比文件的技术方案完全不涉及这种通过基本延迟单元组合来构成可编程延迟线的架构。因此，该特征未被对比文件公开或隐含。 |
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