对比文件名称：2013-09-26_US2013249612A_发明申请_US20130249612A1 METHOD AND APPARATUS FOR SOURCE-SYNCHRONOUS SIGNALING
目标专利名称：用于存储器接口中的延迟控制的方法和设备 CN106663462B
本次调用模型名称：DeepSeek最新版本模型
以下是根据目标专利权利要求划分的技术特征与对比文件US20130249612A1的比对表格：
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：包括：第一延迟电路，所述第一延迟电路被配置成向第二延迟电路提供电压偏置并且以一更新速率来更新所述电压偏置，<br>**《直接公开》** | 第[0076]段：“...master’ fast turn-on bias circuit 150 in MSSC system 100 provides bias voltages to transmitter-side circuits while a ‘slave’ fast turn-on bias circuit 152 provides bias voltages to receiver-side circuits.”<br>（译文：...MSSC系统100中的“主”快速上电偏置电路150向发射机侧电路提供偏置电压，而“从”快速上电偏置电路152向接收机侧电路提供偏置电压。）<br>第[0055]段：“The bias circuit 200 includes a current source 220 ... generate, along with a diode connected PMOS device 222, a voltage at the bias voltage node Vbiasp. ... The output nodes Vout1, Vout2 and VoutN may be coupled to one or more nodes of a circuit (not shown) associated with the bias circuit 200.”<br>（译文：偏置电路200包括电流源220...与二极管连接的PMOS器件222一起，在偏置电压节点Vbiasp产生电压。...输出节点Vout1、Vout2和VoutN可以耦合至与偏置电路200相关联的电路（未示出）的一个或多个节点。）<br>第[0091]段：“In these embodiments, the CML DCDLs can also receive bias voltage from a fast turn-on bias circuit...”<br>（译文：在这些实施例中，CML DCDL也可以从快速上电偏置电路接收偏置电压...） | 对比文件第[0076]段明确公开了主（master）和从（slave）快速上电偏置电路，它们的功能是向系统其他电路（例如发射机和接收机侧的电路）提供偏置电压。第[0055]段详细描述了偏置电路200的具体构成，其生成电压偏置（Vbiasp）并通过输出节点提供给其他电路。第[0091]段进一步说明数字控制延迟线（DCDL）可以从快速上电偏置电路接收偏置电压。DCDL作为延迟电路的一种实现，因此，对比文件公开了第一延迟电路（偏置电路）向第二延迟电路（例如DCDL）提供电压偏置。关于“更新电压偏置”，第[0057]段描述了偏置电路在正常操作（Enable=1）和掉电（Enable=0）状态下的切换，这本质上就是根据控制信号对电压偏置进行更新。本领域技术人员能够毫无疑义地理解，为了维持偏置电压的稳定或适应变化，偏置电路需要以一定的速率（无论是连续的还是事件触发的）来更新其输出的电压偏置。因此，技术特征A被对比文件直接公开。 |
| **技术特征B**：其中所述电压偏置控制所述第二延迟电路的延迟<br>**《直接公开》** | 第[0076]段：“...master’ fast turn-on bias circuit 150 in MSSC system 100 provides bias voltages to transmitter-side circuits...”<br>第[0091]段：“In these embodiments, the CML DCDLs can also receive bias voltage from a fast turn-on bias circuit...”<br>结合第[0042]段：“Each slave delay circuit 315(1)-315(m) provides a delay that is a multiple of a step delay, wherein the step delay is controlled by a voltage bias from master delay circuit 310.”<br>（译文：每个从延迟电路315(1)-315(m)提供作为步进延迟的倍数的延迟，其中该步进延迟通过来自主延迟电路310的电压偏置来控制。） | 对比文件第[0042]段明确公开了从延迟电路（第二延迟电路）的步进延迟由来自主延迟电路（第一延迟电路）的电压偏置控制。步进延迟是构成从延迟电路总延迟的基本单位，因此，控制了步进延迟就控制了从延迟电路的整体延迟。第[0076]和[0091]段进一步印证了偏置电路向延迟电路（DCDL）提供偏置电压的关系。本领域技术人员能够毫无疑义地从对比文件得出，电压偏置用于控制第二延迟电路的延迟。因此，技术特征B被对比文件直接公开。 |
| **技术特征C**：以及更新控制器，所述更新控制器被配置成基于被所述第二延迟电路延迟的信号的数据率来调整所述第一延迟电路的所述更新速率，<br>**《未公开》** | 无 | 对比文件确实公开了偏置电路（第一延迟电路）和延迟电路（第二延迟电路），也提到了系统支持不同数据率（例如第[0002]段提及“bandwidth agility”）。然而，在对比文件的整个说明书中，没有任何内容描述或暗示存在一个“更新控制器”，该控制器根据第二延迟电路所延迟信号的数据率，来调整第一延迟电路（偏置电路）更新其输出电压偏置的速率（即更新频率）。对比文件中偏置电路的启用/禁用（更新）主要与系统快速上电/掉电有关，而非基于数据率的动态调整。因此，本领域技术人员无法从对比文件中直接或通过合理推理得出该技术特征。技术特征C未被对比文件公开。 |
| **技术特征D**：其中所述数据率指示所述存储器接口的数据率操作。<br>**《未公开》** | 无 | 技术特征D是对技术特征C中“数据率”的进一步限定和解释。由于技术特征C本身未被公开，且对比文件中没有明确记载基于存储器接口数据率操作来调整更新速率的内容，因此技术特征D也未被公开。 |
| **技术特征E**：其特征在于，所述更新控制器被配置成在所述信号的所述数据率等于第一数据率的情况下将所述更新速率设置为第一更新速率，并且在所述信号的所述数据率等于第二数据率的情况下将所述更新速率设置为第二更新速率，其中所述第一数据率低于所述第二数据率，并且所述第一更新速率低于所述第二更新速率。<br>**《未公开》** | 无 | 该技术特征是技术特征C的具体实施方案，描述了更新控制器如何根据具体的数据率值来设置不同的更新速率。如上所述，对比文件未公开基于数据率调整更新速率的概念，更没有公开根据两个不同数据率设置两个不同更新速率的具体方案。因此，技术特征E未被对比文件公开。 |
| **技术特征F**：其特征在于，所述第一延迟电路被配置成基于参考时钟来更新所述电压偏置，所述更新速率等于每N个参考时钟周期更新一次所述电压偏置，N是整数，并且所述更新控制器被配置成调整N。<br>**《未公开》** | 无 | 对比文件中的偏置电路（第一延迟电路）的更新（如上电）并未被描述为基于参考时钟的周期性行为。其更新更类似于响应“Enable”信号的事件驱动。对比文件没有公开以每N个参考时钟周期为节奏来更新电压偏置，也没有公开一个可以调整整数N的更新控制器。因此，技术特征F未被对比文件公开。 |
| **技术特征G**：其特征在于，所述更新控制器被配置成在被所述第二延迟电路延迟的信号的数据率等于第一数据率的情况下将N设置为第一值，并且在所述信号的所述数据率等于第二数据率的情况下将N设置为第二值，其中所述第一数据率低于所述第二数据率，并且N的所述第一值大于N的所述第二值。<br>**《未公开》** | 无 | 该技术特征是技术特征F和C的结合与具体化。由于技术特征F和C均未被对比文件公开，因此这一具体实施方案自然也未被公开。对比文件中不存在根据数据率来编程调整更新周期N的机制。 |
| **技术特征H**：其特征在于，所述第一延迟电路包括：更新电路，所述更新电路被配置成针对所述电压偏置的每次更新从参考时钟生成脉冲对，其中每个脉冲对包括第一脉冲和第二脉冲，并且所述第一脉冲相对于所述第二脉冲被延迟约一个参考时钟周期<br>**《直接公开》** | 第[0112]段：“...update circuit 712 outputs a pair of pulses every N reference clock cycles. Each pair of pulses includes a Q pulse and a ZQ pulse, wherein the ZQ pulse is delayed relative to the Q pulse by approximately one clock cycle. For each pair of pulses, the update circuit 712 outputs the ZQ pulse to a first input 522 of PFD 520 and outputs the Q pulse to clock delay circuit 515.”<br>（译文：...更新电路712每N个参考时钟周期输出一对脉冲。每一对脉冲包括一个Q脉冲和一个ZQ脉冲，其中ZQ脉冲相对于Q脉冲延迟大约一个时钟周期。对于每一对脉冲，更新电路712将ZQ脉冲输出到PFD 520的第一输入端522，并将Q脉冲输出到时钟延迟电路515。） | 对比文件第[0112]段明确公开了更新电路（update circuit 712）以每N个参考时钟周期一次的频率生成脉冲对（Q脉冲和ZQ脉冲），并且ZQ脉冲相对于Q脉冲延迟大约一个时钟周期。这正好对应于目标专利中“针对电压偏置的每次更新从参考时钟生成脉冲对”的技术特征。因此，技术特征H被对比文件直接公开。 |
| **技术特征I**：压控延迟电路，所述压控延迟电路被配置成将每个脉冲对中的所述第二脉冲延迟由所述电压偏置控制的量<br>**《直接公开》** | 第[0112]段：“Clock delay circuit 515 delays the Q pulse by an amount controlled by the voltage bias, which is fed back to the clock delay circuit 515 from the output of voltage bias controller 525 via feedback loop 517.”<br>（译文：时钟延迟电路515将Q脉冲延迟由电压偏置控制的量，该电压偏置通过反馈环路517从电压偏置控制器525的输出端反馈至时钟延迟电路515。） | 对比文件第[0112]段明确公开了时钟延迟电路（clock delay circuit 515）接收来自更新电路的Q脉冲（即脉冲对中的第二脉冲），并将其延迟一个由电压偏置控制的量。这直接对应于目标专利中的“压控延迟电路”。因此，技术特征I被对比文件直接公开。 |
| **技术特征J**：相位频率检测器，所述相位频率检测器被配置成针对每个脉冲对检测相应的第一脉冲与相应的经延迟第二脉冲之间的相位误差<br>**《直接公开》** | 第[0112]段：“PFD 520 detects a phase error between the ZQ pulse and the delayed Q pulse. For example, PFD 520 can detect the phase error by detecting a phase difference between a rising edge of the ZQ pulse and a rising edge of the delayed Q pulse or between a falling edge of the ZQ pulse and a falling edge of the delayed Q pulse.”<br>（译文：PFD 520检测ZQ脉冲与延迟Q脉冲之间的相位误差。例如，PFD 520可以通过检测ZQ脉冲的上升沿与延迟Q脉冲的上升沿之间的相位差或者ZQ脉冲的下降沿与延迟Q脉冲的下降沿之间的相位差来检测相位误差。） | 对比文件第[0112]段明确公开了相位频率检测器（PFD 520）针对每一对脉冲，检测第一脉冲（ZQ脉冲）与经延迟的第二脉冲（延迟的Q脉冲）之间的相位误差。这完全符合技术特征J的描述。因此，技术特征J被对比文件直接公开。 |
| **技术特征K**：以及电压偏置控制器，所述电压偏置控制器被配置成基于相应的检测到的相位误差来更新用于每个脉冲对的所述电压偏置。<br>**《直接公开》** | 第[0112]段：“PFD 520 outputs a phase error signal to voltage bias controller 525 based on the detected phase error. Voltage bias circuit 525 adjusts the voltage bias in a direction to reduce the phase error.”<br>（译文：PFD 520基于检测到的相位误差将相位误差信号输出至电压偏置控制器525。电压偏置电路525朝减少相位误差的方向调整电压偏置。） | 对比文件第[0112]段明确公开了电压偏置控制器（voltage bias controller 525）接收来自PFD的相位误差信号，并基于该信号调整（更新）电压偏置。这直接对应于技术特征K。因此，技术特征K被对比文件直接公开。 |
| **技术特征L**：其特征在于，所述更新电路被配置成以每N个参考时钟周期一个脉冲对的速率来生成所述脉冲对，N是整数，并且所述更新控制器被配置成调整N。<br>**《直接公开》** | 第[0111]段：“The update circuit 712 is configured to control a rate at which the master delay circuit 710 updates the voltage bias based on a control signal N from an update controller 750, where N is programmable and can be an integer. More specifically, the update circuit 712 causes the master delay circuit 710 to update the voltage bias every N reference clock cycles.”<br>（译文：更新电路712被配置成基于来自更新控制器750的控制信号N来控制主延迟电路710更新电压偏置的速率，其中N是可编程的并且可以是整数。更具体地，更新电路712使主延迟电路710每N个参考时钟周期更新电压偏置。）<br>第[0112]段：“...update circuit 712 outputs a pair of pulses every N reference clock cycles.” | 对比文件第[0111]和[0112]段明确公开了更新电路以每N个参考时钟周期一个脉冲对的速率工作，并且整数N由更新控制器（update controller 750）编程（即调整）。这完全符合技术特征L的描述。因此，技术特征L被对比文件直接公开。 |
| **技术特征M**：其特征在于，所述更新控制器被配置成在被所述第二延迟电路延迟的信号的数据率等于第一数据率的情况下将N设置为第一值，并且在所述信号的所述数据率等于第二数据率的情况下将N设置为第二值，其中所述第一数据率低于所述第二数据率，并且N的所述第一值大于N的所述第二值。<br>**《未公开》** | 无 | 该技术特征是技术特征L的具体应用，限定了更新控制器根据数据率来调整N的具体规则。虽然对比文件公开了更新控制器可以调整N（技术特征L），但并未公开这种调整是基于“被第二延迟电路延迟的信号的数据率”进行的，更没有公开数据率与N值之间的反比关系（数据率越低，N值越大）。因此，技术特征M未被对比文件公开。 |
| **技术特征N**：其特征在于，由所述电压偏置控制的所述第二延迟电路的延迟是所述第二延迟电路的步进延迟，并且所述第二延迟电路被配置成将信号延迟所述步进延迟的倍数。<br>**《直接公开》** | 第[0042]段：“Each slave delay circuit 315(1)-315(m) provides a delay that is a multiple of a step delay, wherein the step delay is controlled by a voltage bias from master delay circuit 310.”<br>（译文：每个从延迟电路315(1)-315(m)提供作为步进延迟的倍数的延迟，其中该步进延迟通过来自主延迟电路310的电压偏置来控制。）<br>第[0045]段：“Hence, the delay controller 460 controls the delay of slave delay circuit 315 by multiples of the step delay, wherein the step delay is the delay of one delay element. The step delay is controlled by the voltage bias from master delay circuit 310...”<br>（译文：因此，延迟控制器460通过步进延迟的倍数来控制从延迟电路315的延迟，其中该步进延迟是一个延迟元件的延迟。该步进延迟通过来自主延迟电路310的电压偏置来控制...） | 对比文件第[0042]和[0045]段明确且直接地公开了第二延迟电路（从延迟电路）的延迟是步进延迟的倍数，而该步进延迟由来自第一延迟电路（主延迟电路）的电压偏置控制。这完全符合技术特征N的描述。因此，技术特征N被对比文件直接公开。 |
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