对比文件名称：2011-03-03_JP2011044659A_发明专利_JP2011044659A Semiconductor device, and manufacturing method thereof
目标专利名称：277具有高迁移率沟道的半导体器件CN105593985B
本次调用模型名称：GPT
作为资深专利代理师，我将严格遵循目标专利权利要求的技术特征划分进行比对，并紧密结合目标专利说明书原文对技术特征进行解释。以下是根据对比文件JP2011044659A（以下简称D1）与目标专利CN105593985B（以下简称本专利）的权利要求进行特征比对分析后形成的特征比对表格。
### 特征比对表格
| 技术特征描述及公开性判断结果 | 对比文件原文引用（翻译为中文） | 公开性论述 |
| **技术特征A**：包括：源极区和漏极区之间的高迁移率沟道<br>**《直接公开》** | [0013] “本発明の半導体装置は、チャネル形成領域にチャネル方向に第１の幅を有するＳｉＧｅ層が埋め込まれている半導体基板と…チャネル形成領域を挟む前記半導体基板において形成されたエクステンション領域を有するソースドレイン領域と、を有して電界効果トランジスタが構成されており…”<br>（本发明的半导体装置具有：在通道形成区域嵌入有通道方向第一宽度的SiGe层的半导体基板；以及在夹着通道形成区域的所述半导体基板中形成的具有扩展区域的源漏区域，从而构成电场效应晶体管。） | 对比文件D1明确公开了在通道形成区域（对应于本专利的沟道区）嵌入有SiGe层（一种高迁移率材料）。该SiGe层位于具有扩展区域的源漏区域之间。因此，本领域技术人员能够毫无疑义地得出对比文件公开了“源极区和漏极区之间的高迁移率沟道”这一技术特征。 |
| **技术特征B**：，其中所述高迁移率沟道基本上延伸栅极的长度<br>**《直接公开》** | [0013] “…前記第１の幅より大きい第２の幅を有して前記ＳｉＧｅ層の形成領域からはみ出す領域を有するゲート電極と…”<br>（具有比所述第一宽度大的第二宽度且具有从所述SiGe层的形成区域突出的区域的栅电极。）<br>图2(b)显示了栅电极29覆盖在SiGe层15上方。 | 对比文件D1公开了栅电极的宽度（第二宽度）大于SiGe层的宽度（第一宽度），这意味着SiGe层在栅极下方延伸，但未延伸至栅极的整个宽度。结合本专利说明书[0046]段对“基本上延伸栅极的长度”的解释（包括延伸小于、等于或超过栅极长度），本领域技术人员可以毫无疑义地得出，对比文件中的SiGe层在栅极下方延伸，即“基本上延伸栅极的长度”。该特征在对比文件中的作用是作为高迁移率通道，与本专利相同。 |
| **技术特征C**：以及从所述源极区或所述漏极区朝所述高迁移率沟道延伸的掺杂区<br>**《直接公开》** | [0013] “…チャネル形成領域を挟む前記半導体基板において形成されたエクステンション領域を有するソースドレイン領域と…”<br>（在夹着通道形成区域的所述半导体基板中形成的具有扩展区域的源漏区域。）<br>[0014] “ここで、エクステンション領域と半導体基板の接合面から伸びる空乏層がＳｉＧｅ層に達しないようにエクステンション領域とＳｉＧｅ層が離間されている。”<br>（在此，扩展区域与半导体基板的接合面伸出的耗尽层不到达SiGe层，从而使扩展区域与SiGe层分离。） | 对比文件D1明确公开了“エクステンション領域”（扩展区域），其是源漏区域的一部分，并且从源漏区朝SiGe层（高迁移率沟道）延伸。该扩展区域是轻掺杂区，对应于本专利的“掺杂区”。因此，该技术特征被直接公开。 |
| **技术特征D**：，其中基板的一部分位于所述掺杂区和所述高迁移率沟道之间，使得所述掺杂区不与所述高迁移率沟道接触。<br>**《直接公开》** | [0014] “ここで、エクステンション領域と半導体基板の接合面から伸びる空乏層がＳｉＧｅ層に達しないようにエクステンション領域とＳｉＧｅ層が離間されている。”<br>（在此，扩展区域与半导体基板的接合面伸出的耗尽层不到达SiGe层，从而使扩展区域与SiGe层分离。）<br>图2(b)中，扩展区域12与SiGe层15之间被半导体基板10的材料隔开。 | 对比文件D1明确要求扩展区域（掺杂区）与SiGe层（高迁移率沟道）分离（離間），并且为了使耗尽层不到达SiGe层，必然需要在两者之间存在半导体基板材料。图2(b)也清晰显示基板材料位于扩展区域12和SiGe层15之间，两者不接触。该特征在对比文件中的作用是抑制结泄漏，与本专利中“降低截止状态电流泄漏”的作用相同。因此，该技术特征被直接公开。 |
| **技术特征E**：其特征在于，所述掺杂区从所述源极区朝所述高迁移率沟道延伸。<br>**《直接公开》** | [0013] “…チャネル形成領域を挟む前記半導体基板において形成されたエクステンション領域を有するソースドレイン領域と…”<br>（在夹着通道形成区域的所述半导体基板中形成的具有扩展区域的源漏区域。） | 对比文件D1公开了源漏区域具有扩展区域。由于源漏区域包括源极区和漏极区，因此，扩展区域必然从源极区朝高迁移率沟道（SiGe层）延伸。这是本领域技术人员能够直接且毫无疑义地得出的。 |
| **技术特征F**：其特征在于，所述掺杂区从所述漏极区朝所述高迁移率沟道延伸。<br>**《直接公开》** | 同上（技术特征E引用段落）。 | 同理，扩展区域也必然从漏极区朝高迁移率沟道（SiGe层）延伸。这是本领域技术人员能够直接且毫无疑义地得出的。 |
| **技术特征G**：其特征在于，进一步包括栅极，其中所述高迁移率沟道耦合到所述栅极。<br>**《直接公开》** | [0013] “…前記チャネル形成領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され…ゲート電極と…”<br>（在所述通道形成区域上形成的栅极绝缘膜；以及在所述栅极绝缘膜上形成的…栅电极。）<br>图2(a), (b)显示了栅电极29通过栅极绝缘膜28位于SiGe层15上方。 | 对比文件D1明确公开了包括栅电极（栅极）和栅极绝缘膜的结构。SiGe层（高迁移率沟道）位于通道形成区域，栅极绝缘膜形成于其上，因此高迁移率沟道通过栅极绝缘膜与栅极耦合。该技术特征被直接公开。 |
| **技术特征H**：其特征在于，进一步包括耦合到所述栅极的分隔件，其中所述掺杂区与所述分隔件接触。<br>**《直接公开》** | [0013] “また、例えば、少なくともサイドウォールスペーサ２４の下部を含む、チャネル形成領域となるＳｉＧｅ層１５を挟む半導体基板１０において、ｐ型のエクステンション領域１２を有するｐ型のソースドレイン領域１３が形成されている。”<br>（另外，例如，在至少包括侧壁间隔件24下部的、夹着作为通道形成区域的SiGe层15的半导体基板10中，形成有具有p型扩展区域12的p型源漏区域13。）<br>图2(b)显示了扩展区域12延伸到偏移间隔件23的下方。 | 对比文件D1公开了“オフセットスペーサ”（偏移间隔件23）和“サイドウォールスペーサ”（侧壁间隔件24），它们都是栅极侧面的绝缘间隔件，耦合到栅极。图2(b)明确显示扩展区域12（掺杂区）延伸到偏移间隔件23的下方，即与间隔件接触。该技术特征被直接公开。 |
| **技术特征I**：其特征在于，所述掺杂区与所述源极区或所述漏极区接触，并且其中所述掺杂区与所述基板和分隔件接触。<br>**《直接公开》** | 同上（技术特征H引用段落）及[0013]关于源漏区域的描述。 | 对比文件D1中，扩展区域（掺杂区）是源漏区域13的一部分，因此必然与源极区或漏极区接触（实为一体）。同时，扩展区域形成在半导体基板10中，与基板接触。从图2(b)可知，扩展区域12延伸到偏移间隔件23下方，与间隔件接触。因此，该技术特征被直接公开。 |
| **技术特征J**：其特征在于，在所述半导体器件处于导通状态时，所述掺杂区与所述源极区或所述漏极区之间的结启用从所述源极区到所述漏极区的高迁移率载流子路径。<br>**《隐含公开》** | [0017] “本発明の半導体装置は、ＭＯＳ電界効果トランジスタにおいて、接合リークを抑制しながら、キャリアの移動度向上とチャネル中でのキャリア速度の増加を実現することができる。”<br>（本发明的半导体装置，在MOS电场效应晶体管中，能够在抑制结泄漏的同时，实现载流子迁移度的提高和通道中载流子速度的增加。） | 对比文件D1明确其发明目的是在抑制泄漏的同时提高载流子迁移度和速度。本领域技术人员结合说明书全文（尤其是背景技术部分对高迁移率材料作用的描述）可以合理推断，在导通状态下，由扩展区域与源/漏区构成的结，与高迁移率的SiGe沟道协同工作，能够启用从源极到漏极的高迁移率载流子路径，从而实现驱动电流的改善。虽然未明确描述“结启用路径”这一机理，但该功能是所公开结构在导通状态下的必然结果和技术效果的体现。因此，该技术特征被隐含公开。 |
| **技术特征K**：其特征在于，在所述半导体器件处于截止状态时，所述掺杂区与所述高迁移率沟道之间的结提供用于抑制电流泄漏的阻挡层。<br>**《直接公开》** | [0013] “前記エクステンション領域と前記半導体基板の接合面から伸びる空乏層が前記ＳｉＧｅ層に達しないように前記エクステンション領域と前記ＳｉＧｅ層が離間されている。”<br>（所述扩展区域与所述半导体基板的接合面伸出的耗尽层不到达所述SiGe层，从而使所述扩展区域与所述SiGe层分离。）<br>[0012] 提到了要解决的课题是“接合リークを抑制しながら”（在抑制结泄漏的同时）。 | 对比文件D1的核心发明点之一就是通过使扩展区域（掺杂区）与SiGe层（高迁移率沟道）分离，确保其间的耗尽层（由结产生）不延伸到SiGe层，从而抑制因SiGe窄带隙引起的结泄漏（junction leakage）。这实质上就是在截止状态下，由掺杂区与沟道之间的区域（包含基板材料）形成了一个抑制电流泄漏的阻挡层。该特征的作用与本专利完全相同。因此，该技术特征被直接公开。 |
| **技术特征L**：其特征在于，所述基板的所述部分与一分隔件接触，并且其中所述基板包括硅。<br>**《直接公开》** | [0013] “ｎ型のシリコン（Ｓｉ）からなる半導体基板…”（由n型硅（Si）构成的半导体基板…）<br>图2(b)显示，位于扩展区域12和SiGe层15之间的基板部分，其侧面与偏移间隔件23接触。 | 对比文件D1明确半导体基板10是硅基板。从图2(b)可以明确看出，位于扩展区域12和SiGe层15之间的那部分基板，其侧面与偏移间隔件23接触。因此，该技术特征被直接公开。 |
| **技术特征M**：其特征在于，所述掺杂区不在所述栅极下延伸。<br>**未被公开** | 图2(b)明确显示“エクステンション領域１２”（扩展区域12）延伸进入“ゲート電極２９”（栅电极29）的下方，形成了“オーバーラップ領域”（重叠区域）。 | 对比文件D1的附图及文字明确说明扩展区域（掺杂区）在栅极下方延伸形成重叠区域，这与本专利技术特征M“掺杂区不在栅极下延伸”的限定正好相反。因此，该技术特征未被对比文件公开。 |
| **技术特征N**：其特征在于，所述高迁移率沟道不在分隔件下延伸。<br>**未被公开** | 图2(b)显示“ＳｉＧｅ層１５”（SiGe层15）在“オフセットスペーサ２３”（偏移间隔件）的下方延伸。 | 对比文件D1的附图清晰显示，高迁移率沟道（SiGe层15）在偏移间隔件（一种分隔件）下方延伸。这与本专利技术特征N的限定相悖。因此，该技术特征未被对比文件公开。 |
| **技术特征O**：其特征在于，所述基板的所述部分与所述掺杂区之间的结位于分隔件之下。<br>**《直接公开》** | 图2(b)显示，扩展区域12与半导体基板10之间的界面（即结）位于偏移间隔件23的下方。 | 对比文件D1的附图2(b)明确显示，扩展区域（掺杂区）与半导体基板之间的结（界面）位于偏移间隔件（分隔件）的下方。该结构是为了控制耗尽层扩展。因此，该技术特征被直接公开。 |
| **技术特征P**：其特征在于，所述高迁移率沟道和所述掺杂区被集成在至少一个半导体管芯中。<br>**《隐含公开》** | D1全文描述了一种半导体装置（晶体管）的制造方法，其产品必然是集成在半导体晶圆/管芯中的。 | 对比文件D1所描述的是一种半导体器件及其制造方法。本领域技术人员知晓，根据此类制造方法制得的晶体管结构，必然被集成在至少一个半导体管芯之中。这是半导体领域的公知常识和必然结果。因此，该技术特征被隐含公开。 |
| **技术特征Q**：其特征在于，所述高迁移率沟道和所述掺杂区被集成到移动电话、蜂窝电话、便携式计算机、无线电装置、卫星无线电装置、通信设备、便携式音乐播放器、便携式数字视频播放器、导航设备、个人数字助理(PDA)、移动位置数据单元、或其组合中。<br>**《隐含公开》** | D1未明确提及具体应用设备。 | 对比文件D1公开的是一种通用的MOSFET半导体器件。本领域技术人员知晓，此类高性能晶体管是构成各种电子设备（包括技术特征Q所列的移动电话、便携式计算机等）的基本单元。将其集成到这些设备中是本领域的常规应用和普遍需求。因此，该技术特征被隐含公开。 |
| **技术特征R**：其特征在于，所述高迁移率沟道和所述掺杂区被集成到机顶盒、娱乐单元、固定位置数据单元、台式计算机、监视器、计算机监视器、电视机、调谐器、音乐播放器、数字音乐播放器、视频播放器、数字视频播放器、数字视频碟(DVD)播放器、或其组合中。<br>**《隐含公开》** | D1未明确提及具体应用设备。 | 同理于技术特征Q，对比文件D1公开的通用半导体器件可以被集成到各种固定或家用电子设备（如技术特征R所列的机顶盒、电视机、台式计算机等）中。这是本领域技术人员容易想到的常规应用。因此，该技术特征被隐含公开。 |
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