对比文件名称：2009-10-01_US2009242995A_发明申请_US20090242995A1 SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME
目标专利名称：277具有高迁移率沟道的半导体器件CN105593985B
本次调用的模型名称：GPT-4
### 特征比对表格
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：包括：源极区和漏极区之间的高迁移率沟道<br>**《直接公开》** | [0075] “...the p-type SiGe layer 21 ... p-type source/drain regions including the p-type SiGe layer 21 and the p-type impurity regions 22 are formed...” （第0075段）<br>译文：“...p型SiGe层21 ... p型源/漏区包括p型SiGe层21和p型杂质区22...” | 对比文件公开了一种半导体器件，其具有由p型SiGe层21构成的源/漏区。根据目标专利说明书[0045]段，高迁移率沟道可以包括SiGe。因此，对比文件中的p型SiGe层21作为源/漏区之间的导电区域，其材料属于目标专利定义的高迁移率材料，且位于源区和漏区之间。本领域技术人员能够毫无疑义地确定，该SiGe层在晶体管中起到了沟道或沟道延伸区的作用，以提升载流子迁移率。因此，技术特征A被对比文件直接公开。 |
| **技术特征B**：，其中所述高迁移率沟道基本上延伸栅极的长度<br>**《隐含公开》** | [0064] “...trench portions 20 are formed in regions (trench portion formation regions) between the sidewall 19 and the sidewalls 19a and 19b of the active region 10A as viewed in the top.” （第0064段）<br>[0075] “...the p-type SiGe layer 21 ... apply compressive stress to the channel region of the active region 10A located below the gate electrode 13...” （第0075段）<br>译文：“...沟槽部分20形成在有源区10A中，从顶视图看在侧壁19与侧壁19a和19b之间的区域...”<br>“...p型SiGe层21 ... 向位于栅电极13下方的有源区10A的沟道区域施加压应力...” | 对比文件公开了在栅电极13两侧的沟槽20中填充p型SiGe层21，该层用于向栅极下方的沟道区施加应力。沟槽20的形成区域位于栅极侧壁19与隔离区附近的掩模侧壁（19a，19b）之间。虽然对比文件未明确描述SiGe层21在栅极正下方的精确延伸长度，但结合其作用“向位于栅电极13下方的沟道区域施加压应力”可知，该应力层（即高迁移率材料层）必然在栅极下方的沟道区存在并产生影响。本领域技术人员可以合理推断，为了有效提升沟道迁移率，该应力材料层（高迁移率沟道）会基本覆盖栅极下方的沟道区，即“基本上延伸栅极的长度”。因此，技术特征B被对比文件隐含公开。 |
| **技术特征C**：以及从所述源极区或所述漏极区朝所述高迁移率沟道延伸的掺杂区<br>**《直接公开》** | [0075] “...p-type source/drain regions including the p-type SiGe layer 21 and the p-type impurity regions 22...” （第0075段）<br>[0064] “...p-type impurity regions 22 are formed in regions (substrate regions) located between the isolation regions 11a and 11b and the p-type SiGe layer 21 of the active region 10A.” （第0075段，结合上下文）<br>译文：“...p型源/漏区包括p型SiGe层21和p型杂质区22...”<br>“...p型杂质区22形成在有源区10A中位于隔离区11a、11b与p型SiGe层21之间的区域（衬底区域）...” | 对比文件明确公开了p型杂质区22，其作为源/漏区的一部分，位于隔离区和p型SiGe层21之间。从结构上看，该杂质区22从由SiGe层21构成的源/漏主体区域，向栅极方向（即向沟道区）延伸。这对应于目标专利中从源/漏区朝高迁移率沟道延伸的掺杂区。因此，技术特征C被对比文件直接公开。 |
| **技术特征D**：，其中基板的一部分位于所述掺杂区和所述高迁移率沟道之间，使得所述掺杂区不与所述高迁移率沟道接触。<br>**《未公开》** | [0064] “...the semiconductor substrate 10 is left between the isolation regions 11a and 11b and the trench portions 20.” （第0064段）<br>[0075] “...p-type impurity regions 22 are formed in regions (substrate regions) located between the isolation regions 11a and 11b and the p-type SiGe layer 21...” （第0075段）<br>译文：“...半导体衬底10被保留在隔离区11a、11b与沟槽部分20之间。”<br>“...p型杂质区22形成在位于隔离区11a、11b与p型SiGe层21之间的区域（衬底区域）...” | 对比文件确实公开了在隔离区与SiGe层（高迁移率沟道材料）之间保留有衬底区域（semiconductor substrate 10 is left），并且在该衬底区域中形成了p型杂质区22。然而，对比文件并未明确限定该杂质区22与SiGe层21是分离的。相反，根据描述，杂质区22是通过热退火扩散SiGe层21中的杂质（或通过离子注入）在衬底区域中形成的（见[0075]段）。本领域技术人员根据常规的扩散或注入工艺可以理解，这样形成的杂质区22很可能与相邻的SiGe层21直接接触，形成连续的p型区域，共同构成源/漏区。目标专利强调“基板的一部分位于...之间，使得掺杂区不与高迁移率沟道接触”，其目的是在两者之间形成用于抑制泄漏的阻挡层（见[0009], [0051]段）。对比文件的结构和作用（防止隔离区暴露以改善外延生长，抑制源/漏与衬底间的泄漏[0015]）与之不同。因此，对比文件没有公开“掺杂区不与高迁移率沟道接触”这一特定位置关系。 |
| **技术特征E**：其特征在于，所述掺杂区从所述源极区朝所述高迁移率沟道延伸。<br>**《直接公开》** | 同技术特征C的引用。对比文件的源/漏区包括SiGe层21和杂质区22，杂质区22从源/漏区主体（SiGe层）向沟道方向延伸。由于晶体管具有对称性，该描述适用于源极区和漏极区。 | 技术特征E是技术特征C的下位概念，限定了掺杂区从源极区延伸。由于对比文件公开的晶体管结构是对称的，其源/漏区结构相同，因此，从源极区朝高迁移率沟道延伸的掺杂区已被公开。 |
| **技术特征F**：其特征在于，所述掺杂区从所述漏极区朝所述高迁移率沟道延伸。<br>**《直接公开》** | 同技术特征C的引用。理由同技术特征E。 | 技术特征F是技术特征C的下位概念，限定了掺杂区从漏极区延伸。由于对比文件公开的晶体管结构是对称的，其源/漏区结构相同，因此，从漏极区朝高迁移率沟道延伸的掺杂区已被公开。 |
| **技术特征G**：其特征在于，进一步包括栅极，其中所述高迁移率沟道耦合到所述栅极。<br>**《直接公开》** | [0075] “...apply compressive stress to the channel region of the active region 10A located below the gate electrode 13...” （第0075段）<br>[0059] “...form on the active region 10A a gate insulating film 12 made of the silicon oxynitride film, a gate electrode 13 made of the polysilicon film...” （第0059段）<br>译文：“...向位于栅电极13下方的有源区10A的沟道区域施加压应力...”<br>“...在有源区10A上形成由氮氧化硅制成的栅绝缘膜12、由多晶硅制成的栅电极13...” | 对比文件明确公开了栅电极13。同时，公开了p型SiGe层21（高迁移率材料）用于向栅电极13下方的沟道区域施加应力。这意味着高迁移率材料（SiGe层）产生的应变效应作用于栅极下方的沟道，两者通过沟道区在功能上耦合。本领域技术人员能够理解，这种应力工程中，应力源（SiGe层）与栅极控制的沟道区是紧密关联的。因此，技术特征G被直接公开。 |
| **技术特征H**：其特征在于，进一步包括耦合到所述栅极的分隔件，其中所述掺杂区与所述分隔件接触。<br>**《隐含公开》** | [0063] “...sidewalls 19 are formed on side surfaces of the gate electrode 13...” （第0063段）<br>[0064] “...trench portions 20 are formed in regions between the sidewall 19 and the sidewalls 19a and 19b...” （第0064段）<br>[0075] “...p-type impurity regions 22 are formed in regions (substrate regions) located between the isolation regions 11a and 11b and the p-type SiGe layer 21...” （第0075段）<br>译文：“...侧壁19形成在栅电极13的侧面上...”<br>“...沟槽部分20形成在侧壁19与侧壁19a和19b之间的区域...”<br>“...p型杂质区22形成在位于隔离区11a、11b与p型SiGe层21之间的区域（衬底区域）...” | 对比文件公开了在栅电极13侧面形成侧壁19（即分隔件）。沟槽20形成在侧壁19与掩模侧壁之间，而p型杂质区22形成在沟槽20外侧的衬底区域（位于隔离区和SiGe层之间）。从图1(c)、2(c)等附图可以明确看出，杂质区22位于侧壁19的正下方或附近区域。本领域技术人员根据常规的MOSFET结构可以合理推断，通过离子注入或杂质扩散形成的杂质区22，其边界通常会延伸至栅极侧壁的下方，并与侧壁接触或非常接近。因此，技术特征H被对比文件隐含公开。 |
| **技术特征I**：其特征在于，所述掺杂区与所述源极区或所述漏极区接触，并且其中所述掺杂区与所述基板和分隔件接触。<br>**《直接公开》** | [0075] “...p-type source/drain regions including the p-type SiGe layer 21 and the p-type impurity regions 22...” （第0075段）<br>结合技术特征H的论述。 | 对比文件明确指出p型杂质区22是p型源/漏区的一部分，因此其必然与作为源/漏区主体的p型SiGe层21（源极区或漏极区）接触。同时，如上所述，杂质区22形成在衬底（基板）区域中，故与基板接触。根据技术特征H的隐含公开论述，其也与分隔件（侧壁19）接触。因此，技术特征I被直接公开。 |
| **技术特征J**：其特征在于，在所述半导体器件处于导通状态时，所述掺杂区与所述源极区或所述漏极区之间的结启用从所述源极区到所述漏极区的高迁移率载流子路径。<br>**《未公开》** | 对比文件未描述在导通状态下，掺杂区与源/漏区之间的“结”对于启用高迁移率载流子路径的具体作用。 | 目标专利说明书[0050]段描述了在导通状态时，“掺杂区与源极/漏极区之间的结”可以启用高迁移率载流子路径。这强调了掺杂区192与源/漏区140之间界面（结）的特定作用。对比文件虽然公开了掺杂区（22）和源/漏区（SiGe层21）共存，但其关注点在于SiGe层对沟道的应力效应以及杂质区抑制源/漏与衬底间泄漏的作用（[0015], [0077]段），并未提及或暗示“掺杂区与源/漏区之间的结”在导通时对形成载流子路径有启用功能。因此，该技术特征未被公开。 |
| **技术特征K**：其特征在于，在所述半导体器件处于截止状态时，所述掺杂区与所述高迁移率沟道之间的结提供用于抑制电流泄漏的阻挡层。<br>**《未公开》** | [0015] “...it is possible to suppress the occurrence of a leakage current between the silicon mixed crystal layer serving as source/drain regions of the MIS transistor and the semiconductor substrate.” （第0015段）<br>译文：“...可以抑制在充当MIS晶体管的源/漏区的硅混合晶体层与半导体衬底之间发生泄漏电流。” | 目标专利说明书[0009]、[0051]段明确指出，其发明点之一在于通过将高迁移率沟道188与掺杂区192分开（基板部分位于其间），使得在截止状态时，掺杂区与高迁移率沟道之间的结（或之间的材料）提供抑制电流泄漏的阻挡层。对比文件公开的p型杂质区22的作用是抑制“硅混合晶体层（即SiGe层，作为源/漏区）与半导体衬底之间”的泄漏电流（[0015]、[0077]段）。这是完全不同的泄漏路径：目标专利关注的是经由高迁移率沟道本身的泄漏，而对比文件关注的是源/漏区到衬底的泄漏。对比文件没有公开或暗示在掺杂区22与作为高迁移率沟道材料的SiGe层21之间需要设置间隔或阻挡层来抑制沟道泄漏。因此，技术特征K未被公开。 |
| **技术特征L**：其特征在于，所述基板的所述部分与一分隔件接触，并且其中所述基板包括硅。<br>**《直接公开》** | [0057] “...a semiconductor substrate 10 made of silicon (Si)...” （第0057段）<br>[0064] “...the semiconductor substrate 10 is left between the isolation regions 11a and 11b and the trench portions 20.” （第0064段）<br>结合技术特征H关于分隔件的论述。 | 对比文件明确公开半导体衬底10由硅制成。同时，公开了在隔离区与沟槽之间保留的衬底区域（即基板的一部分）。根据结构描述和附图，该保留的衬底区域位于掩模侧壁（如19a，19b）下方，因此与这些侧壁（分隔件）接触。虽然这些侧壁（19a,19b）属于掩模部分而非直接耦合到工作晶体管的栅极，但它们同样具有“分隔件”的结构和制造特征。本领域技术人员可以理解，在半导体制造中，“分隔件”通常指在栅极侧壁形成的绝缘体结构，用于定义注入区域等。对比文件中的侧壁19a,19b虽用途特殊，但其形成工艺和材料与栅极侧壁19相同（见[0063]段），属于广义的“分隔件”结构。因此，技术特征L被直接公开。 |
| **技术特征M**：其特征在于，所述掺杂区不在所述栅极下延伸。<br>**《隐含公开》** | [0064] “...trench portions 20 are formed in regions between the sidewall 19 and the sidewalls 19a and 19b...” （第0064段）<br>杂质区22形成于沟槽20外侧的衬底区域。 | 对比文件中的沟槽20形成在栅极侧壁19与掩模侧壁（19a,19b）之间。p型杂质区22形成在沟槽20外侧、靠近隔离区的衬底区域。这意味着杂质区22位于栅极侧壁19定义的范围之外。本领域技术人员可以合理推断，通过这种工艺形成的杂质区22，其主要部分位于栅极侧壁下方之外，即“不在栅极下延伸”。因此，技术特征M被隐含公开。 |
| **技术特征N**：其特征在于，所述高迁移率沟道不在分隔件下延伸。<br>**《未公开》** | [0064] “...trench portions 20 are formed in regions between the sidewall 19 and the sidewalls 19a and 19b...” （第0064段）<br>[0075] “...the p-type SiGe layer 21 is epitaxially grown to fill the trench portions 20...” （第0075段）<br>译文：“...沟槽部分20形成在侧壁19与侧壁19a和19b之间的区域...”<br>“...p型SiGe层21被外延生长以填充沟槽部分20...” | 对比文件公开了高迁移率材料（p型SiGe层21）填充在沟槽20中。沟槽20的区域位于侧壁19与侧壁19a/19b之间。从附图（如Fig. 2(c)）可以看出，填充后的SiGe层21可能具有类似“蘑菇”的形状，其上表面可能横向扩展。虽然没有明确文字说明其是否在分隔件（侧壁19）下延伸，但根据常规的外延生长填充沟槽的工艺，材料可能部分生长到侧壁下方。目标专利明确限定“高迁移率沟道不在分隔件下延伸”（见[0046]段第三说明性示例），这是一种特定的结构设计。对比文件并未给出如此明确的结构限定。因此，技术特征N未被公开。 |
| **技术特征O**：其特征在于，所述基板的所述部分与所述掺杂区之间的结位于分隔件之下。<br>**《隐含公开》** | 同技术特征H、L、M的引用。杂质区22形成于保留的衬底区域（基板部分）中。该区域位于掩模侧壁（19a,19b）下方。 | 对比文件中，在隔离区与沟槽之间保留的衬底区域（基板部分）中形成了p型杂质区22。该杂质区22与原始衬底（或阱）之间的pn结（或杂质浓度过渡区）必然位于该衬底区域内。由于该衬底区域被掩模侧壁（19a,19b）所覆盖（见[0064]段），因此，基板部分与掺杂区之间的结位于这些侧壁（分隔件）之下。本领域技术人员可以进行此合理推断。因此，技术特征O被隐含公开。 |
| **技术特征P**：其特征在于，所述高迁移率沟道和所述掺杂区被集成在至少一个半导体管芯中。<br>**《隐含公开》** | 对比文件全文描述了一种半导体器件及其制造方法。其形成的结构（包括SiGe层21和杂质区22）显然是制造在半导体衬底上，并最终会划片形成管芯。 | 将晶体管结构集成在半导体管芯中是半导体制造领域的公知常识和必然结果。对比文件所描述的器件结构，其最终产物必然是集成在半导体管芯中的。因此，本领域技术人员能够毫无困难地推断出技术特征P。 |
| **技术特征Q**：其特征在于，所述高迁移率沟道和所述掺杂区被集成到移动电话、蜂窝电话、便携式计算机、无线电装置、卫星无线电装置、通信设备、便携式音乐播放器、便携式数字视频播放器、导航设备、个人数字助理(PDA)、移动位置数据单元、或其组合中。<br>**《隐含公开》** | 无直接对应引用。但对比文件[0144]段指出“The semiconductor device of the present invention and its method of fabrication are useful for improving properties of a semiconductor device.” （本发明半导体器件及其制造方法可用于改善半导体器件的性能。） | 对比文件公开的是一种用于提升器件性能的半导体结构（应变硅晶体管），其属于通用半导体技术。本领域技术人员知晓，此类提升性能的晶体管可广泛应用于各种电子设备，包括目标专利列出的移动电话、计算机等。虽然对比文件未明确列举具体设备，但根据公知常识，将其集成到这些电子设备中是显而易见且合理的应用。因此，技术特征Q被隐含公开。 |
| **技术特征R**：其特征在于，所述高迁移率沟道和所述掺杂区被集成到机顶盒、娱乐单元、固定位置数据单元、台式计算机、监视器、计算机监视器、电视机、调谐器、音乐播放器、数字音乐播放器、视频播放器、数字视频播放器、数字视频碟(DVD)播放器、或其组合中。<br>**《隐含公开》** | 同技术特征Q的论述。 | 理由同技术特征Q。对比文件公开的半导体器件技术是基础性的，可应用于广泛的电子设备领域，包括消费电子和固定设备。本领域技术人员能够合理推断其可被集成到这些设备中。因此，技术特征R被隐含公开。 |
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