**对比文件名称**：2003-01-21_US6509771B_发明授权_US06509771B1 Enhanced operational frequency for a precise and programmable duty cycle generator
**目标专利名称**：在反馈回路中具有占空比调整的分频器 CN105324938B
**本次调用的模型名称**：专利创造性评估模型
### 特征比对表格
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：《未公开》 | 无 | 对比文件公开了一种可编程占空比生成器，其核心是电压控制占空比生成器(VCDCG)，该VCDCG由多个级联的电流饥饿反相器(20)和随后的常规反相器(22)组成（参见图2及对应描述）。该电路接收输入时钟CLKIN，并通过控制电压VCONT调整其内部延迟，从而在输出CLKOUT产生具有期望占空比的时钟信号。然而，对比文件的整个电路（包括VCDCG、OTA、LPF等）构成的是一个占空比调整（或校正）环路，其VCDCG本身是一个延迟链，并非“除法器电路”。VCDCG的功能是通过改变信号边沿的延迟来调整脉冲宽度（占空比），而不是对输入时钟频率进行分频以产生一个更低频率的“分割的信号”。本领域技术人员阅读对比文件后，无法毫无疑义地得出其公开了“多个除法器电路耦合在反馈回路中，每个被配置为接收在第一频率的时钟信号并且提供在第二频率的至少一个分割的信号，所述第二频率是所述第一频率的分数”这一技术特征。因此，该特征未被对比文件直接或隐含公开。 |
| **技术特征B**：《未公开》 | 无 | 如特征A所述，对比文件中的VCDCG是占空比调整的核心部件，其本身由多个延迟级（电流饥饿反相器+反相器）组成。虽然这些延迟级可以视为电路模块，并且它们级联在占空比调整环路内，但根据目标专利说明书的描述，其“占空比调整电路”特指用于调整信号占空比的功能模块（如图3中的320a, 320b），并明确与“除法器电路”（如图3中的锁存器310a, 310b）相区分。在对比文件中，延迟链（VCDCG）既承担了产生可变延迟（以实现占空比调整）的功能，也构成了信号通路的主体，并没有被明确划分为独立的“除法器电路”和与之对应的“占空比调整电路”。因此，对比文件没有公开“多个占空比调整电路，每个在所述反馈回路内耦合到相应的除法器电路”这一结构特征。 |
| **技术特征C**：《未公开》 | 无 | 目标专利中，占空比调整电路（如320a）接收来自一个除法器电路（锁存器310a）的分割信号（Idivp/Idivn），调整其占空比后，将占空比调整的信号（Iadjp/Iadjn）提供给另一个除法器电路（锁存器310b）（参见图3及[0025]段）。这是一个在反馈回路内部的交叉耦合信号路径。对比文件中，VCDCG的每一级延迟单元对其输入信号进行延迟和整形后，输出给下一级延迟单元，最终输出（或通过多路复用器选择某一级的输出）作为整个占空比调整环路的输出CLKOUT（参见图2，图6）。信号流是从输入到输出单向传递的，调整后的信号并未被反馈给前级的“除法器电路”（实际上也不存在独立的除法器电路）以形成如目标专利所述的交叉反馈结构。因此，该特征未被公开。 |
| **技术特征D**：《未公开》 | 无 | 该特征限定了反馈回路的闭合方式，即最后一个占空比调整电路的输出反馈给第一个除法器电路，这是构成完整反馈回路的关键。如特征C所述，对比文件的信号流是单向的，VCDCG的输出（CLKOUT）经过LPF滤波后，与DAC的参考电压在OTA中比较，产生控制电压VCONT反馈给VCDCG的控制端（参见图1）。这是一个控制电压的反馈环路，用于调节VCDCG的内部延迟特性，而不是将经过占空比调整后的**时钟信号本身**反馈给电路前级作为输入。因此，对比文件没有公开“反馈回路被配置为使所述多个占空比调整电路中的最后一个占空比调整电路将其占空比调整的信号提供给所述多个除法器电路中的第一个除法器电路”这一特定的信号反馈路径。 |
| **技术特征E**：《未公开》 | 无 | 该特征描述了除法器电路（具体是锁存器）接收时钟信号的方式，即“在非反相输入和反相输入处接收所述时钟信号”。根据目标专利说明书[0029]段及图4，锁存器310x通过一个gm单元410接收差分时钟信号（非反相+和反相-输入）。对比文件中，VCDCG的每一级电流饥饿反相器（20）的输入端接收的是前一级输出的单端信号（参见图2），并非直接接收外部的差分时钟信号。虽然对比文件提到了可以使用差分技术（见“Detailed Description”第一段），但其具体实施方式（图2）展示的是单端结构，且未描述或暗示其延迟单元（相当于目标专利的“除法器电路的元件”）以差分形式接收原始时钟信号。因此，该特征未被公开。 |
| **技术特征F**：《未公开》 | 无 | 该特征明确了“多个除法器电路包括第一锁存器”。如特征A所述，对比文件的VCDCG由电流饥饿反相器和常规反相器构成，其功能是延迟和整形，并非用于存储状态或执行分频的锁存器（Latch）或触发器（Flip-flop）。本领域技术人员无法从对比文件中得出其使用了锁存器作为分频核心元件。因此，该特征未被公开。 |
| **技术特征G**：《未公开》 | 无 | 该特征明确了“多个除法器电路包括第二锁存器”。同理，对比文件未公开任何锁存器结构。因此，该特征未被公开。 |
| **技术特征H**：《未公开》 | 无 | 该特征描述了第一占空比调整电路从第一锁存器接收信号并向第二锁存器提供信号的具体连接关系。由于对比文件既未公开“第一锁存器”、“第二锁存器”，也未公开与目标专利结构对应的独立“占空比调整电路”，因此这种特定的信号交互关系不可能被公开。 |
| **技术特征I**：《未公开》 | 无 | 该特征描述了第二占空比调整电路从第二锁存器接收信号并向第一锁存器提供信号的具体连接关系。与特征H同理，由于基础电路结构完全不同，该特征未被公开。 |
| **技术特征J**：《隐含公开》 | 参见图2及对应描述：“The Voltage Controlled Duty Cycle Generator is comprised of a plurality of current starved inverters 20... These are followed by a series inverter 22...”；“As the voltage at VCONT increases, the PFET current source will provide a smaller current to charge the capacitive load of the series inverter 22, and the NFET current source will provide a larger current to discharge the capacitive load of the series inverter 22.” | 该特征限定了第一占空比调整电路包括一个“反相器”，其被配置为接收可调整偏置电流并提供具有基于该电流确定的可调整占空比的信号。对比文件中的VCDCG包含“电流饥饿反相器(current starved inverters 20)”和随后的“系列反相器(series inverter 22)”。电流饥饿反相器20的结构包含PFET和NFET电流源，其控制电压VCONT由OTA提供（见图1），实质上是提供了一个可调整的偏置电流，用于控制反相器对负载电容的充放电速度，从而改变信号边沿的延迟（见图3波形及说明）。虽然对比文件中的反相器22是常规反相器，但可调整的偏置电流（通过VCONT控制）是施加在**其前级的电流饥饿反相器20**上的。电流饥饿反相器20本身也是一个反相器结构（包含PFET和NFET对），其输出（如图2节点A、C、E）的波形占空比（或脉冲宽度）受到VCONT（控制偏置电流）的直接影响。因此，本领域技术人员可以理解，对比文件公开了使用“接收可调整偏置电流（通过VCONT实现）的反相器（电流饥饿反相器20）”来产生“具有基于可调整偏置电流确定的可调整占空比”的信号这一技术手段。尽管该反相器在对比文件中的具体位置和电路作用（作为延迟单元）与目标专利中作为独立占空比调整电路一部分的反相器不完全相同，但“利用可调偏置电流控制反相器以调整输出信号占空比”的核心技术思想已被公开。因此，该特征被对比文件隐含公开。 |
| **技术特征K**：《直接公开》 | 参见图1及对应描述：“The OTA (Operational Transconductance Amplifier) generates a current that is proportional to the difference of its input voltages... The current will charge the capacitor causing VCONT to rise...”；“The register and the DAC provide the programmable function to the duty cycle generator, and function to generate a programmable DC voltage representative of the desired duty cycle.” | 该特征限定了占空比控制器接收占空比控制信号并提供用于反相器的可调整偏置电流。对比文件中，寄存器（register bits）和数模转换器（DAC）接收数字占空比控制信号（P0-P3）并生成代表期望占空比的参考电压（模拟电压）。运算跨导放大器（OTA）将该参考电压与来自低通滤波器（LPF）的反馈电压进行比较，并产生一个与电压差成正比的电流，该电流对电容C1充电从而生成控制电压VCONT（参见图1描述）。VCONT直接控制VCDCG中电流饥饿反相器的电流源（即提供了可调整的偏置电流）。因此，由寄存器、DAC、OTA和电容C1等构成的闭环控制系统，其功能正是“接收占空比控制信号并且提供用于所述反相器的所述可调整偏置电流（体现为VCONT）”。这与目标专利中占空比控制器（436）的功能完全相同。本领域技术人员能够毫无疑义地从对比文件得出该技术方案。因此，该特征被对比文件直接公开。 |
| **技术特征L**：《未公开》 | 无 | 该特征进一步限定了占空比控制器包括“查找表”。对比文件公开了使用寄存器（register bits）和DAC来将数字控制信号转换为模拟电压（参见特征K引用部分）。虽然寄存器可以存储数据，但对比文件并未描述或暗示使用了一个将占空比控制信号映射为控制信号的“查找表(LUT)”。实现数字到模拟转换和闭环控制有多种方式，查找表只是其中一种可能的实现。因此，对比文件没有公开“查找表”这一具体结构。 |
| **技术特征M**：《未公开》 | 无 | 该特征进一步限定了占空比控制器包括“偏置电流生成器”。对比文件中，用于反相器的可调整偏置电流是通过OTA输出的电流对电容充电产生电压VCONT，再由VCONT控制电流饥饿反相器中的晶体管电流源来实现的（参见图2及描述）。这是一个电压控制电流源的结构。虽然其最终效果是产生了可调整的偏置电流，但对比文件并未将其描述或命名为一个独立的“偏置电流生成器”模块。更关键的是，该特征与特征L相关联，限定了一个由查找表输出控制信号来驱动的偏置电流生成器。由于特征L的查找表未被公开，该组合特征也未被公开。 |
| **技术特征N**：《未公开》 | 无 | 该特征描述了第一锁存器还接收第二占空比调整的信号。这是目标专利反馈回路内部的具体连接方式（见图3，锁存器310a接收来自占空比调整电路320b的Qadjp/Qadjn信号）。对比文件不存在锁存器，也不存在这种跨接的、调整后的信号反馈路径。因此，该特征未被公开。 |
| **技术特征O**：《未公开》 | 无 | 该特征描述了第一锁存器还从第二锁存器接收第二分割的信号。这是目标专利中锁存器之间直接的信号连接（见图1，锁存器110a的Q/Q输出连接到锁存器110b的D/D输入）。对比文件不存在锁存器，因此这种锁存器间的信号传递关系不可能被公开。 |
| **技术特征P**：《未公开》 | 无 | 该特征与特征O文字描述完全相同。分析结论同特征O。 |
| **技术特征Q**：《未公开》 | 无 | 该特征限定了第一、第二锁存器及占空比调整电路被配置为执行除以2，且第二频率是第一频率的一半。这是目标专利作为“分频器”的核心功能。对比文件的VCDCG及其整个环路是一个占空比调整器，其输出信号CLKOUT的频率与输入信号CLKIN的频率相同（见图1-3时序图及描述，输出与输入同频，仅占空比改变）。对比文件完全没有描述或暗示任何分频（频率除法）功能。因此，该特征未被公开。 |
| **技术特征R**：《未公开》 | 无 | 该特征限定了第一分割的信号是同相信号，第二分割的信号是正交信号。这是目标专利中除以2分频器产生的典型正交输出（I和Q信号）。对比文件仅生成一个（或一对差分）占空比调整后的时钟输出，并未生成两路在相位上正交（相差90度）的分割信号。因此，该特征未被公开。 |
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