对比文件名称：2003-07-24_US2003138098A_发明申请_US20030138098A1 Executing permutations
目标专利名称：在向量数据存储器与执行单元之间的数据流路径中采用重排序电路系统的向量处理引擎以及相关的方法CN105765523B
本次调用模型名称：专利创造性评估模型
### 特征比对表格
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 | |
| A：包括：至少一个向量数据文件，所述至少一个向量数据文件被配置成：在至少一个输入数据流路径中提供经取回的输入向量数据样本集以用于所述向量处理操作<br>**《隐含公开》** | 说明书第[0055]段：The register file comprises a set of registers each having a predetermined bit capacity and each being addressable with a single address. It is not possible to address individual locations within a register. When a register is accessed, the entire contents of the register are concerned. <br>说明书第[0022]段：a. loading the data value into a first data string; | 对比文件公开了寄存器文件（register file），其包含一组具有预定比特容量的寄存器（相当于向量数据文件）。当访问寄存器时，涉及寄存器的全部内容（相当于提供数据）。对比文件还公开了将数据值加载到第一数据字符串中的步骤（相当于提供经取回的输入数据）。虽然对比文件未明确使用“向量数据样本集”和“输入数据流路径”的术语，但其描述的寄存器和数据加载操作，在本领域技术人员看来，其功能与目标专利中向量数据文件提供输入数据用于处理操作是相似的。因此，该技术特征被对比文件**隐含公开**。 | |
| B：从至少一个输出数据流路径接收经重排序的结果输出向量数据样本集以便被存储<br>**《隐含公开》** | 说明书第[0020]段：c. generating the output data string... <br>说明书第[0055]段：...The enabled unit will normally provide a result Res on a result bus 56. This is normally stored in the selected result register Dest in the register file 12. | 对比文件公开了生成输出数据字符串（output data string）的步骤，并且结果通常通过结果总线（result bus）提供并存储在寄存器文件所选的目标寄存器中。这隐含了从某个输出路径（如结果总线）接收数据并存储的功能。虽然对比文件未明确提及“输出数据流路径”和“经重排序的结果输出向量数据样本集”，但其生成输出并存储结果的过程，在数据处理的一般意义上，与目标专利中向量数据文件接收并存储处理后的数据的功能相符。因此，该技术特征被对比文件**隐含公开**。 | |
| C：在所述至少一个输入数据流路径中提供的至少一个执行单元<br>**《隐含公开》** | 说明书第[0055]段：The processor has three execution units including a conventional arithmetic unit 2 and a memory access unit 4. In addition there is a packed arithmetic unit 6. | 对比文件明确公开了处理器包含多个执行单元（execution units），例如算术单元、存储器访问单元和打包算术单元。这些执行单元处理数据。虽然对比文件未明确描述执行单元“在输入数据流路径中提供”，但执行单元作为处理数据的核心部件，必然位于数据路径中接收输入数据。本领域技术人员能够合理推断出这一点。因此，该技术特征被对比文件**隐含公开**。 | |
| D：在所述至少一个输入数据流路径中在所述至少一个向量数据文件与所述至少一个执行单元之间提供的至少一个抽头延迟线，<br>**《未公开》** | 未发现相关描述。 | 对比文件全文未提及任何“抽头延迟线”（tapped-delay line）或类似功能的组件或结构。抽头延迟线是目标专利中用于在滤波器或相关操作中本地化移位输入向量数据样本集的专用电路。对比文件描述的数据重排序方法不涉及这种具有多个流水线寄存器的延迟线结构。因此，该技术特征既未被**直接公开**也未被**隐含公开**。 | |
| E：所述至少一个抽头延迟线被配置成：从所述至少一个向量数据文件接收所述输入向量数据样本集<br>**《未公开》** | 未发现相关描述。 | 由于技术特征D（抽头延迟线）未被公开，因此抽头延迟线从向量数据文件接收输入向量数据样本集这一具体配置功能也未被公开。对比文件中没有对应结构。因此，该技术特征既未被**直接公开**也未被**隐含公开**。 | |
| F：针对等于所述向量处理操作中的向量处理级的数目的多个处理级中的每个处理级，在多个流水线寄存器中将所述输入向量数据样本集移位向量数据样本宽度，以在所述至少一个输入数据流路径中针对所述多个处理级中的每个处理级提供经移位的输入向量数据样本集<br>**《未公开》** | 未发现相关描述。 | 对比文件未描述任何涉及多个处理级、并在多个流水线寄存器中对输入数据集进行逐步移位以生成经移位数据集的操作。其数据重排序（如DES置换）是通过掩码、比较和逻辑操作一次性或分步计算完成的，而非在物理流水线寄存器中连续移位。这与目标专利中抽头延迟线的“移位”功能有本质不同。因此，该技术特征既未被**直接公开**也未被**隐含公开**。 | |
| G：所述至少一个执行单元被配置成：针对所述多个处理级中的每个处理级，在所述至少一个输入数据流路径上接收所述经移位的输入向量数据样本集<br>**《未公开》** | 未发现相关描述。 | 由于技术特征F（提供经移位的输入向量数据样本集）未被公开，因此执行单元接收该经移位的数据集这一功能也缺乏基础。对比文件中执行单元接收的是原始数据或中间计算结果，而非特定于向量处理多级操作的、连续移位的输入样本。因此，该技术特征既未被**直接公开**也未被**隐含公开**。 | |
| H：针对所述多个处理级中的每个处理级，对所述经移位的输入向量数据样本集执行所述向量处理操作以在所述至少一个输出数据流路径上提供所述结果输出向量数据样本集<br>**《隐含公开》** | 说明书第[0022]段：a. loading the data value into a first data string; b. generating, for each sub-string of the output data string, a corresponding intermediate data string... c. generating the output data string... <br>说明书第[0055]段：The enabled unit will normally provide a result Res on a result bus 56. | 对比文件公开了数据处理方法：加载数据值，然后为输出数据的每个子串生成中间数据串，最后生成输出数据串。这可以看作是一个处理操作（重排序），并产生结果。结果通过结果总线（可视为输出数据流路径）提供。虽然对比文件未明确描述“多个处理级”和“针对每个处理级”，但其生成中间数据串并最终合成输出的过程，可以理解为包含多个处理步骤（级）。本领域技术人员可以合理推断，处理单元会执行这些步骤以提供结果输出。因此，该技术特征被对比文件**隐含公开**。 | |
| I：至少一个重排序电路系统，所述至少一个重排序电路系统被配置成：在所述至少一个输出数据流路径上接收所述结果输出向量数据样本集<br>**《隐含公开》** | 说明书第[0123]段代码示例：`output | = data;` (将中间结果合并到输出中)<br>说明书第[0055]段：The enabled unit will normally provide a result Res on a result bus 56. | 对比文件描述的数据重排序方法（如DES置换）涉及生成输出数据。代码示例显示通过OR操作将中间数据合并到输出中，这隐含了存在某种处理逻辑（可视为重排序电路系统）来接收和处理中间或最终结果。结果通过结果总线提供，这相当于在输出数据流路径上提供结果。虽然对比文件未明确命名“重排序电路系统”，但其描述的处理单元（如打包算术单元）执行的指令（如mask, cmpne, addacr）共同实现了数据重排序功能。因此，该技术特征被对比文件**隐含公开**。 |
| J：将所述结果输出向量数据样本集重排序成经重排序的结果输出向量数据样本集，而无需将所述结果输出向量数据样本集存储在所述至少一个向量数据文件中<br>**《隐含公开》** | 说明书第[0123]段代码示例：整个算法流程，例如通过`data = input & 0x4040...; data = cmpne1p(data,0); data &= 0x8040...; output = addacr1p(data); output <<= 56;` 等操作直接计算并组合出最终输出。 | 对比文件公开的数据重排序方法通过一系列算术和逻辑指令（如AND、cmpne、addacr、移位）直接计算并生成最终的输出数据串。虽然过程中使用了寄存器暂存中间结果，但其核心方法是通过计算直接得到重排序后的输出，并非先将完整的结果输出数据集存储到寄存器文件（向量数据文件）中，再进行后处理重排序。本领域技术人员能够理解，这种方法避免了传统上先将结果存回存储器再取回重排序的额外步骤，符合“无需将结果输出向量数据样本集存储在向量数据文件中”的构思。因此，该技术特征被对比文件**隐含公开**。 | |
| K：在所述至少一个输出数据流路径上提供所述经重排序的结果输出向量数据样本集。<br>**《隐含公开》** | 说明书第[0020]段：c. generating the output data string...<br>说明书第[0055]段：...provide a result Res on a result bus 56. This is normally stored in the selected result register Dest in the register file 12. | 对比文件明确公开了“生成输出数据字符串”，并且结果在结果总线上提供，然后存储到寄存器文件中。这对应于在输出数据流路径（结果总线）上提供经重排序的结果数据，并将其提供给存储部件。因此，该技术特征被对比文件**隐含公开**。 | |
| L：其特征在于，所述至少一个向量数据文件被配置成：在所述至少一个输入数据流路径中提供具有所述至少一个向量数据文件的宽度的所述输入向量数据样本集以用于所述向量处理操作<br>**《隐含公开》** | 说明书第[0055]段：The register file comprises a set of registers each having a predetermined bit capacity... For this computer, assume a natural word length of 64 bits. That is, each register in the register file has a predetermined capacity of 64 bits.<br>说明书第[0022]段：a. loading the data value into a first data string; | 对比文件公开了寄存器文件中的每个寄存器具有预定的比特容量（如64位），并且将数据值加载到第一数据字符串中。这隐含了提供的输入数据具有与寄存器宽度（即向量数据文件宽度）相同的尺寸。本领域技术人员能够理解，在处理中通常会将数据以寄存器宽度为单位进行加载和操作。因此，该技术特征被对比文件**隐含公开**。 | |
| M：从所述至少一个输出数据流路径接收具有所述至少一个向量数据文件的宽度的所述经重排序的结果输出向量数据样本集以便被存储。<br>**《隐含公开》** | 说明书第[0055]段：...provide a result Res on a result bus 56. This is normally stored in the selected result register Dest in the register file 12.<br>说明书第[0055]段：...each register in the register file has a predetermined capacity of 64 bits. | 对比文件公开了结果在结果总线上提供并存储到寄存器文件的目标寄存器中。由于目标寄存器具有预定的容量（如64位），这意味着接收并存储的结果数据具有与该寄存器宽度相同的尺寸。因此，该技术特征被对比文件**隐含公开**。 | |
| N：其特征在于：所述至少一个向量数据文件被进一步配置成：在所述至少一个输入数据流路径中在至少一个向量数据文件输出上提供所述输入向量数据样本集<br>**《未公开》** | 未发现相关描述。 | 对比文件虽然提到了寄存器和数据加载，但未具体描述向量数据文件具有一个明确的“输出”端口或接口用于在输入数据流路径中提供数据。其描述更侧重于处理单元从寄存器读取数据。因此，该技术特征既未被**直接公开**也未被**隐含公开**。 | |
| O：在所述至少一个输出数据流路径中在至少一个向量数据文件输入上接收所述经重排序的结果输出向量数据样本集<br>**《未公开》** | 未发现相关描述。 | 对比文件未描述向量数据文件具有一个明确的“输入”端口或接口用于从输出数据流路径接收数据。其描述更侧重于结果被存储到寄存器中。因此，该技术特征既未被**直接公开**也未被**隐含公开**。 | |
| P：所述至少一个执行单元被进一步配置成：在所述至少一个输入数据流路径中在至少一个执行单元输入上接收所述输入向量数据样本集<br>**《未公开》** | 未发现相关描述。 | 对比文件未具体描述执行单元具有一个明确的“输入”端口或接口用于接收输入数据。其描述了处理单元操作数据，但未详述接口细节。因此，该技术特征既未被**直接公开**也未被**隐含公开**。 | |
| Q：对所述输入向量数据样本集执行所述向量处理操作以在所述至少一个输出数据流路径中在至少一个执行单元输出上提供所述结果输出向量数据样本集<br>**《未公开》** | 未发现相关描述。 | 对比文件未具体描述执行单元具有一个明确的“输出”端口或接口用于提供结果输出数据。其描述了结果在结果总线上提供，但未将此总线明确关联到执行单元的输出端口。因此，该技术特征既未被**直接公开**也未被**隐含公开**。 | |
| R：所述至少一个重排序电路系统被进一步配置成：在所述至少一个输出数据流路径中在至少一个重排序电路系统输入上从所述至少一个执行单元接收所述结果输出向量数据样本集<br>**《未公开》** | 未发现相关描述。 | 对比文件未描述一个独立的“重排序电路系统”及其明确的“输入”端口，也未描述该电路系统从执行单元接收结果输出数据。其重排序功能由处理单元执行指令实现，电路结构未细化至此程度。因此，该技术特征既未被**直接公开**也未被**隐含公开**。 | |
| S：在所述至少一个输出数据流路径中在至少一个重排序电路系统输出上提供所述经重排序的结果输出向量数据样本集。<br>**《未公开》** | 未发现相关描述。 | 对比文件未描述一个独立的“重排序电路系统”及其明确的“输出”端口。因此，该技术特征既未被**直接公开**也未被**隐含公开**。 | |
| T：其特征在于，所述至少一个重排序电路系统进一步包括多个输出向量数据样本选择器，每个输出向量数据样本选择器被配置成：从所述结果输出向量数据样本集接收第一结果输出向量数据样本并且从所述结果输出向量数据样本集接收第二结果输出向量数据样本，所述第二结果输出向量数据样本在所述结果输出向量数据样本集中不与所述第一结果输出向量数据样本毗邻；在所述第一结果输出向量数据样本与所述第二结果输出向量数据样本之间进行选择以在所述至少一个输出数据流路径中提供所述经重排序的结果输出向量数据样本集。<br>**《隐含公开》** | 说明书第[0123]段代码示例：通过使用不同的掩码（如`0x4040404040404040`, `0x1010101010101010`等）从输入数据的不同非毗邻比特位置选择比特，然后通过`addacr1p`（OR操作）等指令将选择出的比特组合起来，形成输出字节。 | 对比文件实现重排序（如DES IP）的算法本质是：根据输出位的位置，从输入数据字符串的多个特定（且通常不相邻）位置选择比特，然后将这些选择出的比特组合到输出数据的正确位置。这隐含了需要一种“选择”机制。虽然对比文件使用软件指令（掩码AND、比较、OR）而非硬连线“选择器”来实现，但其功能是在多个非毗邻的源数据样本（比特）之间进行选择并重组。本领域技术人员可以理解，这种选择功能可以通过硬件多路复用器（选择器）电路来实现。因此，该技术特征被对比文件**隐含公开**。 | |
| U：输出向量数据样本选择器的功能描述（属于技术特征T的一部分）<br>**《隐含公开》** | 同技术特征T的引用。 | 该特征是对技术特征T中“选择器”功能的进一步描述。基于与技术特征T相同的理由，该选择功能被对比文件的算法所隐含公开。因此，该技术特征被对比文件**隐含公开**。 | |
| V：其特征在于，所述至少一个重排序电路系统是能配置的以便基于可编程重排序数据路径配置输入被重新配置成选择性地对所述结果输出向量数据样本集进行重排序。<br>**《未公开》** | 未发现相关描述。 | 对比文件描述的数据重排序方法是通过执行特定的指令序列（如针对DES IP的代码）来实现的。未提及重排序电路系统本身具有可编程的配置输入，能够在不同重排序模式（如交织、解交织、不同置换表）之间动态重新配置。其“可配置性”依赖于加载不同的软件指令，而非硬件数据路径的实时重配置。因此，该技术特征既未被**直接公开**也未被**隐含公开**。 | |
| W：其特征在于，所述至少一个重排序电路系统被进一步配置成基于所述可编程重排序数据路径配置输入被重新配置成在要由所述至少一个执行单元执行的所述VPE的每个时钟循环上选择性地对所述结果输出向量数据样本集进行重排序。<br>**《未公开》** | 未发现相关描述。 | 对比文件未提及任何关于在每个时钟循环上通过配置输入动态重配置重排序电路系统的内容。其操作是基于指令执行的，指令周期包含多个时钟循环，且重排序模式在指令执行期间是固定的。因此，该技术特征既未被**直接公开**也未被**隐含公开**。 | |
| X：其特征在于：所述至少一个抽头延迟线包括：影子抽头延迟线，其被配置成：在所述至少一个输入数据流路径中将来自所述至少一个向量数据文件的所述输入向量数据样本集接收到多个影子流水线寄存器中；针对每个处理级，将所述多个影子流水线寄存器中的所述输入向量数据样本集移位所述向量数据样本宽度以进入主抽头延迟线，从而提供所述经移位的输入向量数据样本集；所述主抽头延迟线被配置成在所述多个处理级中的每个处理级中在所述至少一个输入数据流路径中提供所述经移位的输入向量数据样本集。<br>**《未公开》** | 未发现相关描述。 | 对比文件全文未提及任何“影子抽头延迟线”、“主抽头延迟线”、“流水线寄存器”或这种在多个处理级间通过两级延迟线结构进行数据移位的机制。这是目标专利中用于高效滤波器/相关操作的特定硬件架构。因此，该技术特征既未被**直接公开**也未被**隐含公开**。 | |
| Y：影子抽头延迟线的移位功能（属于技术特征X的一部分）<br>**《未公开》** | 未发现相关描述。 | 由于技术特征X（影子抽头延迟线及其结构）未被公开，其具体的移位配置功能也未被公开。因此，该技术特征既未被**直接公开**也未被**隐含公开**。 | |
| Z：主抽头延迟线的功能（属于技术特征X的一部分）<br>**《未公开》** | 未发现相关描述。 | 由于技术特征X（主抽头延迟线及其结构）未被公开，其具体功能也未被公开。因此，该技术特征既未被**直接公开**也未被**隐含公开**。 |
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