对比文件名称：1998-09-01_US5801576A_发明授权_US5801576A Semiconductor integrated circuit device having a hierarchical power source configuration
目标专利名称：355用于扩展信号比较电压范围的电路和方法CN105009451B
模型名称：DeepSeek
根据目标专利权利要求划分的技术特征，结合目标专利说明书和对比文件内容，进行特征比对分析如下：
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A：所述电路包括：锁存电路** <直接公开> | 对比文件图47及对应文字描述了锁存电路（latch circuit）的结构，例如交叉耦合的反相器对（cross-coupled inverter pair），用于锁存比较输出。 | 对比文件图47中明确示出了锁存电路（如交叉耦合反相器）作为电路的一部分，用于锁存和输出信号状态。其作用与目标专利中锁存电路102（图1-3）接收并锁存比较输出信号的作用相同，均为在比较后保持输出状态。因此，本领域技术人员能毫无疑义地得出该技术特征。 |
| **技术特征B：响应于差分输入信号对的比较器，所述比较器耦合至所述锁存电路并耦合至具有动态电压的节点** <直接公开> | 对比文件图47示出了比较器（Comparator）部分，由晶体管PQ和NQ等构成，响应于输入信号（IN）。该比较器的输出耦合至锁存电路（latch），并且其源极（或漏极）连接至一个受控电压节点（如受Vpp或Vbb影响的节点）。 | 对比文件公开了一个比较电路（如CMOS反相器结构），它响应输入信号并输出至锁存电路。同时，其晶体管的源极或漏极连接到一个电压可被外部电路（如受时钟控制的升压/降压电路）动态改变的节点（例如图47中受PW、NW控制的节点），这与目标专利中比较器104耦合至锁存电路102和动态节点108（图1-3）的结构和作用相同。因此被直接公开。 |
| **技术特征C：受时钟控制升压电路，其耦合至所述节点并被配置成经由偏置所述节点来扩展所述比较器的供电电压范围，** <直接公开> | 对比文件图47及相关描述（如段落[0092]-[0094]）示出了受时钟控制的电路（如由信号φCT、/φCT控制的晶体管PW、NW），该电路耦合到节点（如sub Vpp line或sub ground line），并通过选择性地施加高电压（Vpp）或负电压（Vbb）来偏置该节点，从而扩展相关电路（如字线驱动器、比较器等）的有效工作电压范围。 | 对比文件公开了受时钟信号（如φCT、/φCT）控制的电路（包括开关晶体管），该电路耦合至一个节点（如sub source line或sub ground line），并通过在操作周期（如激活周期）将该节点偏置至更高或更低的电压（如Vpp或Vbb），以扩展与之相连的电路（如门电路、比较器）的电压工作范围。这与目标专利中受时钟控制升压电路106耦合至动态节点108并扩展比较器104电压范围（图1-3）的作用和方式实质相同。因此被直接公开。 |
| **技术特征D：其中所述受时钟控制升压电路包括：耦合在电源电压与接地之间的第一反相器，** <直接公开> | 对比文件图68A示出了Vpp生成电路中的第一反相器710，其连接在电源电压Vcc和地Vss之间。图37中的反相器342a也连接在Vcc和Vss之间。 | 对比文件明确公开了电路结构中包含连接在电源与地之间的反相器（如用于电平移位或电荷泵驱动）。虽然该反相器在对比文件中主要用于电压生成或电平转换电路，但其作为“耦合在电源电压与接地之间的第一反相器”这一结构特征已被直接公开。本领域技术人员能毫无疑义地得出。 |
| **技术特征E：其中所述第一反相器响应于时钟信号并且其中所述第一反相器的输出耦合至电容器的第一端子** <直接公开> | 对比文件图68A中，反相器710的输入端接收时钟信号CKA，其输出端（节点730a）耦合至电容器712的第一端子（正极）。 | 对比文件直接公开了一个反相器（710），其输入端接收时钟信号（CKA），输出端连接至电容器（712）的一个端子。该结构特征与目标专利特征E完全一致。因此被直接公开。 |
| **技术特征F：第二反相器，用于接收所述时钟信号并响应于所述时钟信号而生成反相时钟信号** <直接公开> | 对比文件图68A中，反相器716接收时钟信号CKB，并生成反相信号（其输出在节点730b处高低电平变化，与CKB反相）。图37中的反相器342a也接收输入信号并生成反相信号。 | 对比文件公开了第二反相器（716），其接收时钟信号（CKB）并输出其反相信号。该反相信号用于控制后续电路（如电容718）。这与目标专利中第二反相器205接收时钟信号Clk并生成反相时钟信号IClk（图2-3）的作用和结构相同。因此被直接公开。 |
| **技术特征G：开关，其响应于所述反相时钟信号并被配置成选择性地将所述电容器的第二端子耦合至接地。** <直接公开> | 对比文件图68A中，晶体管714的栅极接收来自反相器716的输出（反相时钟信号效果），其源漏极连接在节点730d和输出节点730e之间，用于选择性导通。虽然此处不是直接耦合电容器端子到地，但图47中晶体管NW、PW等作为开关，响应于控制信号（可由反相信号驱动）选择性将节点耦合至电源或地。 | 对比文件公开了开关元件（如MOSFET晶体管），其响应于控制信号（包括由反相时钟信号产生的信号）而导通或关断，从而实现将电路节点（可视为电容器第二端子等效节点）选择性地耦合至地或电源。例如，在电荷泵电路或分压电路中，开关用于控制电容器的充放电路径至地。本领域技术人员能从对比文件公开的开关控制逻辑中，毫无疑义地推导出该技术特征。因此被直接公开。 |
| **技术特征H：其特征在于，所述节点被偏置为低于接地的电压。** <隐含公开> | 对比文件多处描述了使用负电压Vbb，例如图62、图70及相关描述，其中负电压Vbb被施加到节点（如sub ground line 652）上，使其电压低于地（Vss）。例如段落[0115]提到“负电压Vbb...被施加到衬底区域”。 | 对比文件公开了将电路中的节点（如衬底或地线节点）偏置为负电压（Vbb），即低于接地的电压，目的是为了减少结电容、防止寄生晶体管等。虽然其主要应用场景和具体目的（衬底偏置）与目标专利中为了扩展比较器输入范围而将动态节点偏置为负电压有所不同，但“将节点偏置为低于接地的电压”这一技术手段本身已被对比文件充分公开。本领域技术人员阅读对比文件后，有可能推理出使用类似手段（施加负电压）来改变比较器输入端参考地电位，从而实现电压范围的扩展。因此，该技术特征被隐含公开。 |
| **技术特征I：其特征在于，所述节点提供所述比较器的接地参考。** <隐含公开> | 对比文件图13、15、16等示出了“sub ground line”150，它为相连的门电路（Gate Circuit G）提供接地参考电压VS。当该节点被偏置时（如通过R1或NW），其电压可高于或低于主地线VSL。 | 对比文件公开了“sub ground line”（子地线）作为其门电路的接地参考。该节点的电压可以被调节（例如在待机时被抬高，在激活时被拉低至Vss）。虽然对比文件中该节点主要服务于逻辑门电路而非特指差分比较器，但“节点作为电路的接地参考”这一功能特征已被公开。本领域技术人员可以合理推断，在包含比较器的电路中，同样可以使用这样一个可被偏置的节点作为其接地参考。因此，该技术特征被隐含公开。 |
| **技术特征J：其特征在于，所述比较器包括：耦合至所述节点并响应于所述差分输入信号对的第一输入信号的第一晶体管** <直接公开> | 对比文件图47中，比较器部分（如CMOS反相器）的p沟道晶体管PQ，其源极耦合至一个电压节点（如受PW控制的sub Vpp line），栅极接收输入信号IN。 | 对比文件明确公开了比较器（或门电路）中包含晶体管（如PQ），该晶体管的一端（源极）耦合至一个可被外部电路偏置的节点（如子电源线或子地线），其栅极接收输入信号。这对应于目标专利中第一晶体管208（图2）耦合至动态节点108并响应于Vin+的结构。因此被直接公开。 |
| **技术特征K：耦合至所述节点并响应于所述差分输入信号对的第二输入信号的第二晶体管，其中所述比较器的输出指示通过所述第一晶体管至所述接地参考的第一放电速率是否超过通过所述第二晶体管至所述接地参考的第二放电速率。** <未公开> | 对比文件中未公开一个明确的、基于两个晶体管放电速率比较来确定差分输入信号大小的动态锁存比较器结构。图47中的电路输出是基于输入信号电平直接驱动输出节点至高或低电平，而非基于两个并行支路的放电速率竞争。 | 目标专利的该特征限定了比较器的特定工作方式：它是一个动态锁存比较器，通过比较两个晶体管（分别响应差分信号）对预充电节点的放电速率来决定输出。对比文件中的电路（如图47的CMOS反相器）虽然也有两个晶体管，但其输出是输入信号直接反相的结果，不涉及“放电速率比较”机制。对比文件未公开此基于速率竞争的比较器结构及其输出判定逻辑。因此，该技术特征既未被直接公开，也未被隐含公开。 |
| **技术特征L：其特征在于，所述节点提供所述比较器的供电参考。** <未公开> | 对比文件公开了“sub source line”（如110）为电路提供电源参考（如VC）。但该节点通常用于提供正电压（VCH或Vpp），而非目标专利中在PMOS比较器（图4）中作为可被上拉至高于Vdd的“供电参考”。虽然对比文件有提升电压（Vpp）高于Vcc，但并非在所述比较器结构中将节点作为PMOS晶体管的可升压源极。 | 目标专利该特征涉及图4的实施例，其中动态节点408作为比较器404（PMOS输入对）的供电参考，并可被上拉至高于Vdd。对比文件虽然公开了分层的电源线（main/sub source line）提供供电电压，并且电压可以升高（Vpp），但并未公开将其应用于一个由PMOS晶体管作为输入对的差分比较器，并将该节点作为其可动态升高的供电参考的具体电路配置。该特定组合未被公开。 |
| **技术特征M：其特征在于，所述比较器包括：耦合至所述节点并响应于第一输入信号的第一晶体管** <未公开> | 此特征与特征J和L相关，但特指节点作为“供电参考”时的第一晶体管。如特征L所述，对比文件未公开以该特定方式（节点作为可升压的供电参考）配置的、用于差分比较的PMOS输入对晶体管。 | 由于特征L所限定的“节点提供供电参考”的比较器结构未被对比文件公开，因此该结构下的具体晶体管耦合关系也未被公开。对比文件中虽有PMOS晶体管耦合至电源节点，但并非在所述的可扩展电压范围的差分比较器语境中。 |
| **技术特征N：耦合至所述节点并响应于第二输入信号的第二晶体管，其中所述比较器的输出指示通过所述第一晶体管至所述供电参考的第一充电速率是否超过通过所述第二晶体管至所述供电参考的第二充电速率。** <未公开> | 对比文件中未公开任何基于两个PMOS晶体管对负载节点充电速率进行比较，以判定差分输入大小的比较器电路结构。 | 该特征进一步限定了在供电参考可变的PMOS比较器中，通过比较充电速率来决定输出。这是与特征K相对应的PMOS架构版本。对比文件完全没有涉及这种基于充电速率竞争的比较机制。因此，该技术特征未被公开。 |
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