对比文件名称：发明申请_US20150039851A1 METHODS, APPARATUS, INSTRUCTIONS AND LOGIC TO PROVIDE VECTOR SUB-BYTE DECOMPRESSION FUNCTIONALITY
目标专利名称：在SIMD架构中用于通道混洗的混洗器电路
本次调用的模型名称：深度分析模型
### 特征比对表格
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A《直接公开》** | [0001] The present disclosure pertains to the field of processing logic, microprocessors, and associated instruction set architecture that, when executed by the processor or other processing logic, perform logical, mathematical, or other functional operations. ... [0040] The following description discloses methods, apparatus, instructions and logic provide SIMD vector sub-byte decompression functionality. | 对比文件整体描述了一种用于处理数据的装置，例如处理器（processor）、微处理器（microprocessors）或包含处理逻辑的装置，其能够执行指令以进行逻辑、数学或其他功能操作，具体涉及提供SIMD向量子字节解压缩功能的装置。这与目标专利的技术特征A“一种用于处理数据的装置”的上位概念相符。两者均属于数据处理装置范畴。 |
| **技术特征B《直接公开》** | [0002] Modern processors often include instructions to provide operations that are computationally intensive, but offer a high level of data parallelism that can be exploited through an efficient implementation using various data storage devices, such as for example, single-instruction multiple-data (SIMD) vector registers. In SIMD execution, a single instruction operates on multiple data elements concurrently or simultaneously. ... [0050] ... Single Instruction Multiple Data (SIMD) refers to a type of instruction that causes a processor to perform an operation on multiple data elements. | 对比文件公开了现代处理器包含SIMD向量寄存器，支持SIMD执行，即单一指令对多个数据元素并发操作（[0002], [0050]）。这实质上公开了“多个处理通道，所述处理通道中的每一个包括用以处理所述数据的电路，其中所述处理通道是以单指令多数据SIMD结构配置”。在SIMD架构中，对向量中每个数据元素的操作可以理解为由一个处理通道（或执行单元）执行，这些通道共享同一指令但处理不同数据。因此，该技术特征被直接公开。 |
| **技术特征C《隐含公开》** | [0040] Embodiments include processors for shuffling a first and second byte containing a first sub-byte element of a first bit alignment into a least significant portion of a first vector element... [0140] ... shuffling a first and second byte containing at least a first sub-byte element ... into a least significant portion of a first vector element... | 对比文件多次描述了“shuffling”（混洗）操作，例如将包含子字节元素的字节混洗到向量元素的特定部分（[0040], [0140]）。执行混洗操作的执行单元（如shuffler）必然需要从某个数据源接收数据。在SIMD上下文中，数据源可以是向量寄存器，而向量寄存器中的数据可以被视为来自多个处理通道（或对应多个数据元素/通道）。虽然对比文件没有明确使用“从所述处理通道的源子组接收数据”的表述，但其描述的混洗器（shuffler）从源向量（source vector）接收数据进行操作（如图16A中的1611），本领域技术人员可以理解，在SIMD架构中，源向量的数据通常与多个处理通道相关联或由其产生。因此，该技术特征被隐含公开。 |
| **技术特征D《隐含公开》** | [0040] ... shuffling a first and second byte containing a first sub-byte element ... into a least significant portion of a first vector element... Then shifting the first vector element by a first shift count and the second vector element by a second shift count, aligns sub-byte elements to the least significant bits of their respective bytes. Processing then continues by shuffling a byte from each of the shifted first and second vector elements' least significant portions into byte positions of a destination vector element... | 对比文件描述了响应于指令（例如解压缩指令）执行一系列操作，包括混洗（shuffling）、移位（shifting）和再次混洗，以将数据重新排列（重排序）到目标向量元素中（[0040]）。例如，图14A-14C的流程明确展示了基于指令对数据进行重排序以达到解压缩目的。虽然指令的具体目的（解压缩）与目标专利（通道间数据输出）不同，但“响应于指令而将数据重排序”这一功能性特征在对比文件中以实质相同的方式存在。本领域技术人员可以毫无疑义地得出，对比文件中的混洗器电路响应于指令执行了数据的重排序操作。因此，该技术特征被隐含公开。 |
| **技术特征E《隐含公开》** | [0140] ... shuffling a byte from each of the shifted first and second vector elements' least significant portions into byte positions of a destination vector element... [0160] In processing block 1560 a byte from each of the shifted first and second vector elements' least significant portions is shuffled or copied into a first destination vector element... | 对比文件描述了将混洗/重排序后的数据输出到目标向量元素（destination vector element）中（[0140], [0160]）。在SIMD架构中，一个目标向量寄存器通常包含多个数据元素，对应多个处理通道。将数据存储到目标向量元素，可以理解为将数据输出到对应的处理通道（或其关联的寄存器）。虽然对比文件没有明确表述“分别输出到全部所述处理通道”，但将结果写入一个包含多个元素的向量寄存器，其结果会作用于该向量对应的所有数据位置（即全部通道）。因此，该技术特征被隐含公开。 |
| **技术特征F《隐含公开》** | [0095] ... store as a corresponding packed unsigned byte element in the register Vmm1. ... [0146] The decompressed sub-byte results are stored into a vector destination (i.e. vector 1450), which is either a vector register or a vector in memory. | 对比文件明确描述了将解压缩后的结果存储到目标向量寄存器（如Vmm1）或内存中的向量（[0095], [0146]）。在SIMD上下文中，目标向量寄存器用于存储结果数据，这些数据对应着多个处理通道的运算结果。虽然没有明确划分“目的地子组”，但存储结果到目标寄存器的行为，可以理解为“处理通道的目的地子组将所述经重排序数据存储于对应寄存器中”，因为目标寄存器的各个元素位置可被视为对应不同的处理通道。因此，该技术特征被隐含公开。 |
| **技术特征G《未公开》** | 无相应内容。 | 对比文件聚焦于将解压缩后的所有数据元素存储到目标向量中，没有描述或暗示存在一部分处理通道（或对应数据位置）会“丢弃”接收到的数据。其操作模式是完整的存储，而非有选择性地让部分通道存储、部分通道丢弃。该技术特征是目标专利分段混洗方案的关键组成部分，用于在广播数据后仅让正确的目的地通道保留数据，对比文件中完全没有涉及此概念。 |
| **技术特征H《隐含公开》** | [0064] ... Decoder 144 is used for decoding instructions received by processing core 159 into control signals and/or microcode entry points. In response to these control signals and/or microcode entry points, execution unit 142 performs the appropriate operations. ... [0165] ... one or more execution units (e.g. execution unit(s) 462) in an execution stage (e.g. execution stage 416) are enabled with the decoded instruction(s). | 对比文件描述了处理器中的解码器（Decoder）将指令解码为控制信号和/或微码入口点，进而使能执行单元执行相应操作（[0064], [0165]）。这构成了控制电路的基本功能。虽然对比文件没有明确命名为“控制器电路”且其描述更侧重于指令解码与分发，但本领域技术人员可以理解，解码器和与之关联的控制逻辑共同作用，负责解释指令并控制数据流，包括允许数据写入目标寄存器。因此，该技术特征“控制器电路，其经配置以允许所述处理通道的所述目的地子组的所述对应寄存器存储所述经重排序数据”的功能被隐含公开。 |
| **技术特征I《未公开》** | 无相应内容。 | 对比文件中完全没有提及将处理通道分组为“排组”（bank），也没有描述基于“偏移”来确定“排组标识”和“通道标识”，并据此控制哪些对应寄存器存储数据。技术特征I描述了目标专利中实现分段混洗的特定控制机制，该机制在对比文件的解压缩上下文中不存在。 |
| **技术特征J《未公开》** | 无相应内容。 | 对比文件没有涉及“排组”的概念。其描述的混洗操作是在整个源向量和目标向量之间进行，没有“从仅一个排组接收数据”或“输出到所述排组中的每一个”的限定。技术特征J是目标专利分段混洗硬件架构的具体描述，在对比文件中未见公开。 |
| **技术特征K《未公开》** | 无相应内容。 | 对比文件中的指令（如VBitDcmprsUB）包含子字节元素大小的指示符（Imm8），该参数用于控制解压缩的位宽（[0095]）。然而，这个“大小指示符”与目标专利中用于定义通道间数据传送距离的“偏移”在技术目的和作用上完全不同。对比文件的指令参数并非用于在通道间重排序数据时计算移位量以确定目的地通道。因此，该技术特征未被公开。 |
| **技术特征L《隐含公开》** | [0170] ... for (int i = 0; i < m_width; i+= 32) { ... store_si256 ((——m256i*)m_dst, elem); m_src += step128*2; m_dst += 32; } ... [0190] ... In processing block 1595 a test is performed to determine if all of the compressed sub-byte elements have been processed. If not, processing reiterates beginning in processing block 1531. | 对比文件在伪代码和流程描述中展示了对数据源进行迭代处理的过程（[0170], [0190]）。例如，循环处理连续的32字节数据块（i+=32），每次迭代从源（m_src）读取数据，处理（包括混洗、移位等），并将结果存储到目标（m_dst），然后更新源和目标的指针以处理下一连续块。这隐含了“从所述处理通道的连续源子组接收数据”、“重排序”以及“将所述经重排序数据输出到所述处理通道，其中所述处理通道的连续目的地子组将所述经重排序数据存储于对应寄存器中”的概念，尽管其上下文是解压缩而非通道混洗，但“连续子组处理”的模式是相似的。因此，该技术特征被隐含公开。 |
| **技术特征M《未公开》** | 无相应内容。 | 对比文件中没有描述“多路复用器”（MUX）、“多路分用器”（DEMUX）及其与排组、混洗器输入/输出接口的特定连接结构，也没有描述“将经重排序数据广播到所述排组”的机制。技术特征M是目标专利中实现其分段混洗方案的特定硬件互连架构，在对比文件中完全没有提及。 |
| **技术特征N《直接公开》** | [0097] ... shuffling a first and second byte containing a first sub-byte element of a first bit alignment into a least significant portion of a first 32-bit vector element... [0166] ... copy or shuffle from the source vector 1611, a first two bytes ... into a least significant portion of a first 32-bit vector element... | 对比文件明确描述了混洗操作处理的是“字节”（byte）和“32位向量元素”（32-bit vector element）（[0097], [0166]）。向量元素包含完整的标量或向量值（例如32位数据）。其混洗器（shuffler）接收、重排序和输出的都是完整的数据值（如字节或32位元素），而不是数据的子部分。因此，该技术特征被直接公开。 |
| **技术特征O《直接公开》** | [0131] FIG. 10 illustrates a processor containing a central processing unit (CPU) and a graphics processing unit (GPU), which may perform at least one instruction according to one embodiment. | 对比文件图10及其描述（[0131]）明确公开了处理器包含图形处理单元（GPU）。因此，技术特征O“其进一步包括图形处理单元GPU，其中所述GPU包括所述多个处理通道”被直接公开。尽管对比文件未明确说明GPU包含所述多个处理通道，但在本领域，GPU通常采用SIMD架构并包含大量处理核心（通道），结合技术特征B已被公开，本领域技术人员可以合理推断。 |
| **技术特征P《直接公开》** | [0001] The present disclosure pertains to the field of processing logic, microprocessors... [0054] Embodiments are not limited to computer systems. Alternative embodiments of the present invention can be used in other devices such as handheld devices and embedded applications. Some examples of handheld devices include cellular phones... | 对比文件在[0001]段指出其涉及微处理器等领域，在[0054]段列举了实施例可应用于包括蜂窝电话（无线通信装置）在内的手持设备等。这直接公开了技术特征P中“集成电路”、“微处理器”和“无线通信装置”的选项。 |
<<<A>>><<<B>>><<<N>>><<<O>>><<<P>>><<<c>>><<<d>>><<<e>>><<<f>>><<<h>>><<<l>>>