对比文件名称：发明申请_US20090172358A1 IN-LANE VECTOR SHUFFLE INSTRUCTIONS
目标专利名称：在SIMD架构中用于通道混洗的混洗器电路
模型名称：GPT-4
以下是根据目标专利权利要求的技术特征划分创建的特征比对表格：
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：一种用于处理数据的装置，《隐含公开》 | 背景技术[0002]：“单指令多数据（SIMD）架构提高了多维计算的效率。在计算机系统中实施时，SIMD架构使一条指令能够同时对数据进行操作，而不是对单个数据。”<br>详细描述[0016]：“图1说明了实现本发明原理的计算机系统100的众多实施例之一。计算机系统100包括处理器105、存储设备110和总线115。” | 目标专利的装置是用于处理数据的装置，其核心是包含SIMD架构的处理单元（如GPU）。对比文件[0002]描述了采用SIMD架构的计算机系统，[0016]进一步公开了包含处理器105的计算机系统100。该计算机系统100作为一个整体，是用于处理数据的装置。虽然对比文件未明确将其称为“用于处理数据的装置”，但本领域技术人员可以毫无疑义地从其描述的SIMD计算机系统/处理器中，推理出这是一个用于处理数据的装置。因此，技术特征A被隐含公开。 |
| **技术特征B**：所述装置包括：多个处理通道，所述处理通道中的每一个包括用以处理所述数据的电路，其中所述处理通道是以单指令多数据SIMD结构配置；《隐含公开》 | 背景技术[0002]：“单指令多数据（SIMD）架构提高了多维计算的效率。在计算机系统中实施时，SIMD架构使一条指令能够同时对数据进行操作，而不是对单个数据。”<br>详细描述[0028]：“...处理器105可以以几种不同的打包数据格式操作打包数据。例如，在一个实施例中，打包数据可以以‘字节’格式或‘双字’（dword）格式操作。打包字节格式包括三十二个独立的8位数据元素...” | 目标专利的“处理通道”是在SIMD架构中并行执行相同指令但操作不同数据的基本单元。对比文件[0002]公开了SIMD架构，其本质是并行处理多个数据。为了实施这种并行处理，必然需要多个能够处理数据的单元，即隐含了“多个处理通道”的存在。虽然对比文件没有明确使用“处理通道（processing lane）”这一术语，但其描述的打包数据格式（如[0028]中的32个独立8位数据元素）需要在SIMD单元内进行并行处理，这隐含了多个并行数据路径或处理单元。这些并行单元构成了SIMD结构。因此，本领域技术人员可以合理推断对比文件公开了以SIMD结构配置的、包含处理电路的多个处理通道。技术特征B被隐含公开。 |
| **技术特征C**：以及混洗器电路，其经配置以：从所述处理通道的源子组接收数据；《隐含公开》 | 详细描述[0013]：“本文描述了通道内向量混洗操作。在混洗操作的实施例中，根据每通道控制位，从源操作数的每个通道的相应部分选择数据元素集合...”。<br>图5a及相关描述[0036]-[0037]：“源操作数520和目的操作数529各自具有对应的多位通道...响应于VSHUFD混洗指令164的解码，根据每通道控制位7-0，通过4:1多路复用器424-421...在每个128位通道的源操作数520中，从任何数据元素D-A...选择一组基本相似的数据元素。” | 目标专利的“混洗器电路”从“处理通道的源子组”接收数据。对比文件公开了执行“混洗指令”的功能单元（如执行单元152及其中的多路复用器网络，见图5a），这相当于“混洗器电路”。该混洗电路从“源操作数”接收数据，而源操作数中的数据元素分布在SIMD的各个“通道”（lanes）中（参见[0013]）。对比文件没有明确限定接收数据的通道是“子组”，但其操作是基于“每通道控制位”，意味着可以针对每个通道独立控制数据选择。虽然其描述似乎是从所有通道的相应部分选择，但“从任何数据元素D-A...选择”的表述（[0037]）意味着对于每个通道，可以从该通道内的一组数据元素中选择，这隐含了数据来源是每个通道内的一个数据子集（即该通道的“源”数据）。本领域技术人员可以推理，该混洗电路从各个通道的特定数据位置（可视为通道内的“源子组”）接收数据。因此，技术特征C被隐含公开。 |
| **技术特征D**：响应于指示所述处理通道中的至少一些将数据输出到所述处理通道中的另一个的指令而将从所述处理通道的所述源子组接收的所述数据重排序；《直接公开》 | 详细描述[0013]：“...根据每通道控制位...将每个所选集合的数据元素复制到目的操作数对应通道的对应部分中的指定字段。”<br>图2a及描述[0030]：“根据每通道控制位7-0和处理块225中的VSHUFD混洗指令164，从源操作数的每个128位通道中的任何数据元素D-A...选择一组基本相似的数据元素。然后在处理块229中，根据每通道控制位7-0，将所选集合的每个数据元素复制到...目的操作数的每个128位通道的对应部分中的任何数据字段...”<br>[0023]：“一个实施例包括根据单个混洗指令164...对打包数据元素进行混洗...” | 目标专利的混洗器电路响应于一条指令（该指令指示通道间数据输出）对数据进行重排序。对比文件明确公开了“混洗指令”（shuffle instruction 164，[0023]），该指令导致数据被重新排列（重排序）。具体地，响应于该指令（如VSHUFD），根据控制位从源操作数的各通道中选择数据元素，并将其复制（即输出）到目的操作数各通道的指定位置（[0013], [0030]）。这个过程实现了数据的重排序。虽然对比文件指令的语义是“根据控制位选择并复制数据”，而目标专利指令的语义是“指示通道间输出数据”，但两者在硬件执行层面产生的效果是相同的：都是根据指令参数（控制位/偏移和模式）重新排列通道间的数据。因此，本领域技术人员能够从对比文件毫无疑义地得出，其混洗电路响应于混洗指令对接收的数据进行重排序。技术特征D被直接公开。 |
| **技术特征E**：以及将经重排序数据分别输出到全部所述处理通道，《隐含公开》 | 图5a及描述[0037]：“...使用4:1多路复用器524-521...和4:1多路复用器528-525的输出，将所选集合的数据元素复制到根据VSHUFD混洗指令164...指定的、位于目的操作数529对应128位通道中的任何数据字段。”<br>[0023]：“...然后每个所选集合的数据元素可以根据每通道控制位，复制到目的操作数每个多位通道的对应部分中的任何指定数据字段。” | 目标专利要求将重排序后的数据输出到“全部处理通道”。对比文件[0037]和[0023]描述了将重排序后的数据元素“复制到目的操作数...的对应通道”。目的操作数包含与源操作数对应的所有SIMD通道。因此，重排序后的数据被写入目的操作数的所有通道中。虽然对比文件没有使用“输出到全部处理通道”的表述，但将数据写入包含所有SIMD通道的目的操作数，必然意味着数据被输出到了构成这些通道的硬件单元（即处理通道）。本领域技术人员可以合理推断这一结果。因此，技术特征E被隐含公开。 |
| **技术特征F**：其中所述处理通道的目的地子组将所述经重排序数据存储于对应寄存器中，《未公开》 | 无直接对应描述。对比文件描述的是将数据写入“目的操作数”（destination operand），该操作数是一个寄存器（如[0027]所述）。 | 目标专利的技术特征F是一个关键限定，它明确了只有“处理通道的目的地子组”存储数据，这是其解决全互连问题的核心：通过分段混洗，每次只有一部分通道（目的地子组）真正存储数据。对比文件公开的混洗操作是将结果写入整个目的操作数寄存器，该寄存器对应所有SIMD通道。没有公开任何机制来区分“目的地子组”和“非目的地子组”，也没有公开只有一部分通道的对应寄存器存储数据，而其他部分不存储。在对比文件的方案中，所有通道对应的目的操作数字段都会被写入新数据（或被复制原有数据）。因此，技术特征F既未被直接公开，也未被隐含公开。 |
| **技术特征G**：且其中除所述处理通道的所述目的地子组外的所述处理通道丢弃所述接收的经重排序数据。《未公开》 | 无直接对应描述。 | 此特征与技术特征F相辅相成。由于对比文件没有公开“目的地子组”的概念，其操作是将结果写入整个目的操作数，因此也就不存在“其他处理通道丢弃数据”的机制或行为。在对比文件的方案中，所有通道对应的目的操作数位置都会被更新（即使某些位置可能是从自身复制数据，但也是“存储”了数据）。没有公开任何“丢弃”未被选中通道数据的机制。因此，技术特征G既未被直接公开，也未被隐含公开。 |
| **技术特征H**：控制器电路，其经配置以允许所述处理通道的所述目的地子组的所述对应寄存器存储所述经重排序数据。《未公开》 | 详细描述[0021]：“...处理器105包括解码单元150、一组寄存器151、执行单元152...解码单元150用于将处理器105接收的指令解码为控制信号和/或微码入口点。响应于这些控制信号和/或微码入口点，执行单元152执行适当的操作。” | 目标专利的控制器电路用于有选择地允许目的地子组的寄存器存储数据。对比文件公开了“解码单元150”，它解码指令并产生控制信号，驱动“执行单元152”进行操作。这可以视为一种控制器电路。然而，该控制器电路控制的是整个混洗操作的执行，并未被公开或暗示用于有选择地“允许”特定子组的寄存器存储数据。如前所述，对比文件的混洗结果是写入整个目的操作数寄存器。因此，对比文件的控制器电路所起的作用（控制指令执行）与目标专利中控制器电路为解决特定技术问题（实现分段混洗，选择性存储）所起的作用不同。技术特征H未被公开。 |
| **技术特征I**：其中所述处理通道分组为多个排组...所述控制器电路经配置以基于偏移确定...排组标识...通道标识...允许所述处理通道的所述目的地子组的所述对应寄存器存储所述经重排序数据。《未公开》 | 无对应描述。对比文件未将处理通道描述为分组为“排组”（bank），也未描述基于偏移计算排组和通道标识，并据此控制寄存器存储。 | 此特征是对技术特征H和F的进一步具体化，涉及通道分组（排组）和基于偏移的精细控制逻辑。对比文件完全没有公开任何将SIMD通道分组为“排组”的概念，也没有任何基于偏移来计算并控制特定子组寄存器存储的机制。因此，技术特征I既未被直接公开，也未被隐含公开。 |
| **技术特征J**：其中所述处理通道分组为多个排组...其中为了从所述源子组接收数据，所述混洗器电路经配置以从仅一个排组接收数据，且其中为了输出所述经重排序数据，所述混洗器电路输出的所述经重排序数据输出到所述排组中的每一个。《未公开》 | 无对应描述。对比文件未描述通道的排组划分，其混洗电路操作的对象是整个源操作数和目的操作数，并未限定每次只从一个“排组”接收数据或广播到所有“排组”。 | 此特征进一步限定了分段混洗的具体实现方式：通道分排组，混洗电路每次从一个排组取数据，但广播到所有排组。对比文件没有公开任何关于通道“排组”的划分，其描述的混洗操作是针对整个SIMD宽度（所有通道）同时进行的（例如，对整个256位操作数进行混洗）。因此，技术特征J既未被直接公开，也未被隐含公开。 |
| **技术特征K**：其中所述混洗器电路经配置以基于由所述指令界定的偏移将所述数据重排序。《直接公开》 | 详细描述[0023]：“一个实施例包括根据单个混洗指令164...对打包数据元素进行混洗，该指令指定每通道控制位字段、单个源操作数和目的操作数。”<br>图4及描述[0035]：“图4说明了指定每通道控制位最多至位7-0的控制字imm8的示例...混洗指令164的实施例可以指定每通道控制位字段...其中每通道控制位字段由8位立即操作数imm8的一部分指定。” | 目标专利的混洗器基于指令中界定的“偏移”进行重排序。对比文件明确公开了混洗指令164指定一个“控制字”（如imm8），该控制字包含“每通道控制位”（per-lane control bits）（[0023], [0035]）。这些控制位直接决定了从每个通道的哪个位置选择数据元素以及放置到目的通道的哪个位置，即决定了数据重排序的模式。这个“控制字”在功能上等同于目标专利指令中用于决定数据如何重排的“偏移”参数（虽然目标专利的偏移可能是一个数字，而对比文件的控制位是位字段，但两者都是指令提供的、用于控制重排序模式的参数）。因此，本领域技术人员能够毫无疑义地从对比文件得出，其混洗电路基于指令提供的控制参数（即偏移/控制位）进行数据重排序。技术特征K被直接公开。 |
| **技术特征L**：其中所述混洗器电路经配置以：从所述处理通道的连续源子组接收数据；响应于指示所述处理通道中的每一个将数据输出到所述处理通道中的另一个的所述指令而将从所述处理通道的所述连续源子组接收的所述数据重排序；以及将所述经重排序数据输出到所述处理通道，其中所述处理通道的连续目的地子组将所述经重排序数据存储于对应寄存器中。《未公开》 | 无对应描述。 | 此特征描述了分段混洗的迭代过程：从连续的源子组接收数据，重排序，输出，并由连续的目的地子组存储。这是目标专利实现全通道混洗而无需全互连的核心方法。对比文件描述的混洗操作是一次性对整个源操作数（所有通道）执行混洗并写入整个目的操作数（所有通道）。没有公开任何迭代的、每次只处理一个通道子组（连续源子组）并将结果只存储于另一个子组（连续目的地子组）的机制。因此，技术特征L既未被直接公开，也未被隐含公开。 |
| **技术特征M**：其中所述处理通道分组为多个排组...所述装置进一步包括：多路复用器，其耦合到所述排组中的每一个和所述混洗器电路的输入接口；控制器电路，其经配置以经由所述多路复用器将所述多个排组中包含所述处理通道的所述源子组的排组选择性耦合到所述混洗器电路；以及多路分用器，其耦合到所述排组中的每一个和所述混洗器的输出接口，其中所述多路分用器经配置以将所述经重排序数据广播到所述排组。《未公开》 | 无对应描述。对比文件图5a等显示了混洗电路内部的多路复用器（4:1 MUX），但这些是用于在通道内选择数据元素，而不是用于在通道排组之间进行选择性的连接。也没有公开连接排组与混洗电路的多路复用器和多路分用器架构。 | 此特征是对实现分段混洗的具体硬件电路（多路复用器、多路分用器）的进一步限定。对比文件公开了混洗电路内部有多路复用器用于数据选择，但未公开这些多路复用器用于在多个“排组”之间进行选择，也未公开“多路分用器”将结果广播到所有排组。对比文件的硬件架构是针对一次性全宽度混洗设计的，而非目标专利的分段混洗架构。因此，技术特征M既未被直接公开，也未被隐含公开。 |
| **技术特征N**：其中为了接收数据，所述混洗器电路经配置以接收用于处理通道的所述源子组的每一处理通道的完整标量或向量值，其中为了将所述数据重排序，所述混洗器电路经配置以将从处理通道的所述源子组的每一处理通道接收的所述完整标量或向量值重排序，且其中为了输出所述经重排序数据，所述混洗器电路经配置以将所述经重排序数据的所述完整标量或向量值输出到所述处理通道。《直接公开》 | 详细描述[0028]：“...处理器105可以以几种不同的打包数据格式操作打包数据。例如，在一个实施例中，打包数据可以以‘字节’格式或‘双字’（dword）格式操作。打包字节格式包括三十二个独立的8位数据元素，打包双字格式包括八个独立的32位数据元素...”<br>图5a-c, 6a-b：显示了混洗操作处理的是源操作数中每个通道内的完整数据元素（如32位双字、64位四字等）。 | 目标专利的混洗器电路处理的是每个处理通道的“完整标量或向量值”。对比文件[0028]明确其操作对象是“打包数据”，包含独立的“数据元素”，例如32位双字或64位四字。这些数据元素就是完整的标量值。图5a-c和6a-b所示的混洗操作，正是对这些完整的数据元素进行选择、重排序和复制。因此，本领域技术人员能够毫无疑义地从对比文件得出，其混洗电路接收、重排序和输出的是每个通道位置上的完整数据值。技术特征N被直接公开。 |
| **技术特征O**：其进一步包括图形处理单元GPU，其中所述GPU包括所述多个处理通道。《未公开》 | 无对应描述。对比文件描述的是通用处理器（processor 105）中的SIMD执行单元，并未特指该处理器是或包含一个独立的“图形处理单元（GPU）”。 | 此特征限定装置进一步包括GPU，且处理通道位于GPU内。对比文件公开的实施例是针对通用处理器（如[0016]的处理器105）中的SIMD功能，并未提及或暗示该处理器是一个专门的GPU。虽然GPU通常采用SIMD架构，但对比文件并未将其方案限定在GPU上。因此，技术特征O既未被直接公开，也未被隐含公开。 |
| **技术特征P**：其中所述装置包括以下各项中的一者：集成电路；微处理器；或无线通信装置。《隐含公开》 | [0016]：“图1说明了实现本发明原理的计算机系统100的众多实施例之一。计算机系统100包括处理器105、存储设备110和总线115。”<br>[0018]：“...本发明不限于具有128位通道或256位操作数的计算机系统。” | 目标专利限定了装置的具体类型。对比文件[0016]公开了包含“处理器105”的“计算机系统100”。处理器105本身可以是一个“微处理器”或“集成电路”。此外，计算机系统可以被集成到各种设备中。虽然对比文件没有明确列举“无线通信装置”，但本领域技术人员知道，计算机系统或处理器是构成无线通信装置的核心部件。因此，可以合理推断对比文件公开的装置可以是集成电路、微处理器，或者包含这些部件的设备（如无线通信装置）。技术特征P被隐含公开。 |
<<<D>>><<<K>>><<<N>>><<<a>>><<<b>>><<<c>>><<<e>>><<<p>>>