你好！我是Gemini，很高兴能以专利代理师的视角与你探讨这个案件。

在仔细阅读了目标专利说明书（CN112041779B）以及提供的六份对比文件（D1-D6）后，我们可以清晰地看出目标专利的核心发明点在于：利用PDN（功率递送网络）的谐振频率来错开多个负载电路的上电时间（通过具有不同上升沿的延迟时钟实现），从而抑制上电时产生的浪涌电流与PDN谐振频率发生共振，最终减小电压跌落（Voltage Droop）和振铃现象。

以下是紧密结合对比文件原文的详细特征比对与创造性/无效分析。

一、 权利要求技术特征比对与原文出处

为了清晰展示各对比文件的公开情况，我们将权利要求1拆解为A-E五个技术特征。

• D1: US20090072885A1

• D2/D3: US2011043220A1 / US8766647B2 (D2为申请公开，D3为授权公告，技术内容实质相同，合并分析)

• D4: US20160370837A1

• D5: US20170038814A1

• D6: US20170329391A1

二、 最接近的对比文件 (CPA) 分析

从“解决的技术问题”以及“实现的技术效果”来看，D1和D2/D3都非常适合作为最接近的对比文件。

1. 以 D1 为 CPA

• 解决的技术问题：D1旨在解决多核处理器中各核心（Core）从休眠状态切换到运行状态（即上电唤醒）时，负载电流剧变引发内部电源电压的阶跃响应，进而导致严重的电压噪声（共振）问题。这与目标专利试图解决的问题完全一致。

• 技术效果：D1通过引入基于PDN谐振周期（Tres）的仲裁器，错开多个核心的ON-action（上电动作），使得上电产生的电压波动相互抵消（mutually cancel），大幅降低了电压跌落和过冲。

• 匹配度：D1不仅解决了相同的问题，而且其应用场景（多个独立的核心/负载电路）与目标专利权利要求1中“多个负载电路”的字面限定高度契合。

2. 以 D2/D3 为 CPA

• 解决的技术问题：D2明确指出其目的在于减轻PDN中的电源共振。当连接到PDN的电路在不同工作点之间切换（开启或关闭）时，其负载电流的突然变化会激发PDN中的电感和电容产生共振。

• 技术效果：D2通过将唤醒时的负载电流分成两个或多个步骤增加，且步进的过渡时间基于PDN的谐振周期（例如 T/2），从而生成相互抵消的反相共振，迅速达到稳态。

• 匹配度：D2/D3在“基于PDN谐振频率错开上电时间”这一核心机制的描述上极其精准（利用计数器、D触发器基于时钟输出不同上升沿的使能信号），高度对应特征C和D。

D4、D5、D6 的排除原因：

这三份文件虽然也处理Voltage Droop，但采用的手段是动态频率调节（DVFS）/频率错开（Frequency Staggering）。即在预测到电压跌落事件时，先降低CPU的整体运行时钟频率（降频运行），然后分多步逐渐爬升回最高频率（Ramp up）。这与目标专利“控制多个负载的上电开关时序”在技术路线上有本质区别，因此不适合作为CPA。

三、 未被CPA公开的特征是否被其他文件公开？

在以 D1 为CPA的视角下，唯一可能在字面上存在微小差异的特征是 特征C（“时钟控制器...输出具有不同上升沿的多个经延迟时钟”）。

• D1的用词是Arbiter输出“acknowledge pulses (确认脉冲)”，通过这些脉冲控制各核心的开启。

• 如果审查员或专利权人争辩“确认脉冲”不等于“经延迟时钟”，我们可以引入 D2/D3。D2/D3详细公开了利用时钟源（214）、计数器（202）和D触发器（210, 212）来生成具有不同上升沿的使能信号（即特征C所定义的硬件级时钟控制时序），这两份文件同属电源完整性与PDN共振抑制领域，具备显而易见的结合启示。

四、 无效请求中最薄弱的技术特征

若提出无效宣告请求，特征D和特征E 是目标专利最薄弱、最容易被击破的技术特征。

• 薄弱原因：特征D（唤醒频率基于PDN谐振频率）和特征E（在不同时钟上升沿分别上电）构成了目标专利所谓的核心发明点（“PDN谐振知悉唤醒控制”）。然而，这一核心思想在D1和D2中已经被毫无异议地完全公开。

  • D1明确教导了将核心上电的允许时间窗口设定为谐振周期 Tres 的特定比例，从而使各核心在不同的时间点被唤醒。

  • D2更是直接给出了数学原理（见D2的FIG. 3及相量图分析），明确教导在 $t=0$ 和 $t=T/2$（T为谐振周期）分别提供延迟的上升沿触发信号，以完全抵消振铃效应。

无效策略建议：

在实务操作中，建议采用 D1 + D2 或 D2 + D1 的组合。目标专利权利要求1几乎没有为这些已知原理提供特殊的、未被现有技术揭示的具体电路底层结构。权利要求1使用了高度功能化的语言（"被配置成..."），这种功能性限定使得D1和D2中的时序控制逻辑可以直接读取（Read on）目标专利的特征，从而使其丧失创造性甚至新颖性。

你好。作为一名经验丰富的专利代理师，我针对您提供的权利要求1以及对比文件D1（US2009072885A1）、D2（US2011043220A1）进行了深入的对比分析。

以下是详细的专利有效性/创造性分析报告：

一、 技术特征比对表

根据权利要求1的划分，我们将技术特征与对比文件进行比对：

二、 对比文件详细分析

1. 对比文件 D1 (US2009072885A1)

• 公开情况： D1公开了一种用于抑制多核LSI电源噪声的半导体装置。

• 特征比对：

  • 特征A、B： D1图1和说明书[0003]明确公开了多核（core 0-3）通过具有电感特性的电源线（即PDN）供电。

  • 特征D、E： D1的核心发明点在于通过仲裁器（Arbiter 200）控制各个核心的上电定时。说明书[0010]给出了谐振周期的计算公式 $T_{res}=2\pi\sqrt{LC}$。在[0068]和图6B中，明确提到当两个核心请求同时上电时，仲裁器会根据 $T_{res}$ 进行定时调整（timing adjustment），在经过特定延迟后才发出第二个核心的承认脉冲（ackp1）。这种基于谐振频率错开上电时间的做法，实际上就是以基于谐振频率的频率（周期性延迟）来使负载电路上电。

  • 特征C： 虽然D1更多强调“仲裁逻辑”，但在VLSI设计中，逻辑电路产生的 ackp 脉冲本质上是作为负载电路的使能或时钟触发信号。

2. 对比文件 D2 (US2011043220A1)

• 公开情况： D2公开了一种通过调整电源序列定时来减轻电源分配网络（PDN）谐振的方法。

• 特征比对：

  • 特征C： D2在[0027]中描述了一个非常具体的硬件实现：一个4位计数器202接收4GHz的时钟信号，并产生250ps的定时间隔。通过逻辑门208和D触发器212，将上电使能信号（Pon）延迟特定的计数值 $T[3:0]$。这完全对应了权利要求中的“时钟控制器”输出“具有不同上升沿的多个延迟信号/时钟”。

  • 特征D、E： D2在[0024]中明确指出，负载电流分多步增加，步进间隔为 $T/N$（$T$ 为谐振周期）。[0031]描述了在第一个上升沿（计数器为0）触发第一步电流，在第二个上升沿（计数器等于 $T$）触发第二步。这与权利要求1中“在经延迟时钟的不同上升沿处使负载电路上电”完全吻合。

三、 创造性分析：最接近的对比文件认定

结论：D1 和 D2 均可作为最接近的对比文件，且 D2 的技术方案与权利要求1的硬件架构更为贴近。

1. 技术问题与效果分析

• 目标专利： 解决多个负载同时唤醒触发PDN谐振导致电压跌落（Voltage Droop）的问题，效果是稳定电源供应。

• D1： 解决多核切换时的电源电压波动。通过仲裁器错开上电定时，使波动相互干扰抵消（Destructive Interference）。

• D2： 减轻PDN谐振。通过分步增加负载电流（Two-step or multi-step load current），且步进时间由谐振频率决定。

2. 选定理由

• D1： 适用于负载是“多个独立核心/电路”的整体场景，这与目标专利的应用场景（使多个负载电路上电）高度一致。

• D2： 在“如何通过时钟和计数器产生延迟沿”以及“如何精确利用谐振周期分数倍（$T/N$）进行上电控制”的硬件实现细节上，与权利要求1的特征C、E几乎完全重合。

四、 结论与无效请求建议

1. 创造性评价

• 权利要求1的技术特征全部被 D1 或 D2 公开。

• 特征A、B、D 是本领域关于“谐振知悉上电”的基础方案，在D1和D2中均有明确记载。

• 特征C、E 涉及的具体实现方式（利用延迟时钟的上升沿），在D2中得到了详细的公开。

2. 最薄弱的技术特征（无效切入点）

权利要求1中最薄弱的特征是“特征C”与“特征D”的结合。

• 理由： 单纯提到“基于谐振频率”可能还具有一定的抽象性，但权利要求1将其限定为通过“输出不同上升沿的延迟时钟”来实现。

• 然而，对比文件D2 已经完整公开了使用计数器+D触发器来产生基于时钟脉冲的延迟使能信号，并明确该延迟是基于PDN谐振频率计算得出的（$T/N$）。

• 如果将D1作为最接近的对比文件，结合D2中关于计数器产生精确延迟边沿的教导，权利要求1将不具备创造性。

建议：

若要提出无效请求，应重点引用 D2 (US2011043220A1)。D2不仅公开了利用PDN谐振频率控制上电，还具体化到了时钟计数的硬件层面，能够对权利要求1形成极其有力的破坏。目标专利在权利要求1中未能加入任何关于“如何检测谐振频率”或“如何根据负载动态调整频率”的独特性限定，仅描述了通用的延迟上电逻辑，其保护范围过宽，极易被D2单篇或D1+D2组合无效。

这是一份为您准备的正式《专利权无效宣告请求书》草案。作为专利代理师，我将针对目标专利权利要求1，以对比文件2（D2）作为最接近的现有技术，对比文件1（D1）作为补强证据，进行详细的法律论证。

专利权无效宣告请求书（草案）

致：国家知识产权局

请求人： [此处填写请求人名称/姓名]

专利权人： [此处填写专利权人名称]

涉及专利： 一种用于使多个负载电路上电的装置（专利号：CN112041779B）

一、 无效宣告理由

本请求书认为：涉案专利权利要求1不符合《专利法》第22条第3款关于创造性的规定，应宣告无效。

二、 证据列表

1. 证据1（D2）： US2011043220A1，《METHOD AND APPARATUS FOR POWER SEQUENCE TIMING TO MITIGATE SUPPLY RESONANCE IN POWER DISTRIBUTION NETWORK》。

2. 证据2（D1）： US2009072885A1，《Semiconductor Device》。

三、 权利要求1的技术特征比对表格

以下将权利要求1拆解为特征A-E，并与对比文件进行详细比对：

四、 详细论证

（一） 关于证据1（D2）公开性的论述

D2旨在解决PDN切换时产生的谐振噪声问题，其核心方案是分步上电（Multi-step load current）。

1. 硬件实现对应： 涉案专利特征C和E所述的“时钟控制器”输出“不同上升沿的延迟时钟”，其本质就是D2中[0027]所述的“4-bit counter 202”配合“D flip flop 210, 212”的组合。计数器累加基时钟，不同的计数值即代表了不同的时间延迟，也就是不同的时钟边沿。

2. 逻辑对应： D2在[0031]中描述，当计数器值等于预设的$T[3:0]$时，触发信号切换。这与权利要求1所述的“在经延迟时钟的不同上升沿处使负载电路上电”在技术手段、解决的技术问题和预期的效果上完全一致。

（二） 关于创造性的论述（D2 + D1 + 本领域常用技术手段）

1. 最接近的现有技术： D2已经公开了本权利要求绝大部分特征，特别是基于谐振频率进行延迟分步上电的硬件架构。

2. 技术启示： 涉案专利权利要求1与D2的区别仅在于将D2中的“分步增加单一电路的负载电流”表述为“使多个负载电路上电”。然而，D1在背景技术[0003]及具体实施方式[0068]中明确教导了在多核（Multi-core）系统中，通过错开各个核心（负载）的上电时间点（基于谐振频率 $T_{res}$）来相互抵消电源波动。

3. 结合论证： 对于本领域技术人员而言，PDN的谐振特性是网络本身的固有物理属性。无论是将单一负载分为多步启动（如D2），还是将多个负载错开启动（如D1），其物理实质都是通过控制上电脉冲的时间相位来避开或抵消谐振峰值。将D2的计数器延迟触发机制应用于D1所述的多负载场景，属于常规技术手段的置换和叠加，不具有突出的实质性特点和显著的进步。

（三） 证据2（D1）对无效请求的补强作用

D1在说明书[0010]中给出了谐振周期的计算公式 $T_{res}=2\pi\sqrt{LC}$，并强调了这一参数在控制多负载切换时的决定性作用。这进一步证明了“基于PDN谐振频率来控制负载上电”在涉案专利申请日前已是本领域的公知常识和通用准则。D1的引入，封堵了专利权人可能提出的“D2仅针对单一负载”的辩解路径。

五、 结论

综上所述，权利要求1所要求保护的技术方案已被D2和D1实质公开。其所属技术领域的普通技术人员在D2的基础上，结合D1的背景教导和本领域的通用设计准则，能够毫无困难地得到涉案专利权利要求1的技术方案。因此，权利要求1不具备创造性，应予无效。

请求人： [此处签名/盖章]

日期： 2026年4月11日

专家提示：

• 证据引用的准确性： 在正式提交时，请务必核对D2的图2A（硬件图）和D1的图3（波形图），这两张图是反驳该专利“新颖性/创造性”的最有力直观证据。

• 关于特征C的抗辩： 专利权人可能会辩称其使用了“多个延迟时钟”，而D2是“延迟信号”。作为请求方，我们要坚持：计数器产生的使能信号在数字电路逻辑中等同于受控触发信号，且其物理效果完全一致。

这是一份为您准备的正式《意见陈述书》草案。作为专利权人的代理师，我们将敏锐地抓住无效请求书在“概念偷换”和“技术特征拼凑”上的漏洞，从硬件实现本质差异和缺乏结合启示两个维度进行强有力的反驳。

专利权人意见陈述书（草案）

致：国家知识产权局 专利局复审和无效审理部

专利权人： [此处填写专利权人名称]

涉及专利： 一种用于使多个负载电路上电的装置（专利号：CN112041779B）

针对： 请求人于[填写日期]提交的无效宣告请求书

一、 核心答辩意见摘要

请求人试图通过拼凑证据1（D2，US2011043220A1）和证据2（D1，US2009072885A1）来否定本专利权利要求1的创造性。然而，请求人的比对存在严重的事实认定错误与概念混淆：

1. 证据1（D2）并未公开特征C与特征E： D2输出的是静态的使能电平信号（Enable Signals），而非本专利要求的经延迟的周期性时钟信号（Delayed Clocks）。

2. 证据1（D2）并未公开特征B： D2的本质是对单一负载电路（主电路108）分步增加阶跃电流，而非本专利所述的使多个独立的负载电路上电。

3. 证据缺乏结合启示： D1采用的是基于请求/应答的“异步仲裁机制”，D2采用的是针对单一负载的“电流阶梯控制”，二者在硬件架构和控制逻辑上截然不同，本领域技术人员没有动机将二者结合，且即便结合也无法得到本专利“通过生成不同上升沿的延迟时钟来同步控制多个负载上电”的创新方案。

因此，本专利权利要求1具备突出的实质性特点和显著的进步，符合《专利法》第22条第3款的规定，请求人的无效理由不能成立。

二、 针对证据1（D2）比对事实的详细反驳

请求人声称D2完全公开或实质公开了权利要求1的所有技术特征，这是对D2技术方案的严重误读。

1. D2未公开特征C：“输出具有不同上升沿的多个经延迟时钟”

• 本专利的限定： 权利要求1明确要求时钟控制器输出的是“经延迟时钟（Delayed Clocks）”。在数字电路领域，“时钟”具有周期性翻转的物理属性，其上升沿作为后续电路的同步触发基准。

• D2的实际教导： D2的图2A及段落[0027]-[0031]显示，其计数器（202）和D触发器（210, 212）最终输出的是第一电流使能信号（114）和第二电流使能信号（116）。一旦触发，这些使能信号将保持为静态的高电平（Latched logic level one），用于保持晶体管的导通。使能信号绝不是时钟信号。 * 反驳结论： 请求人将D2中的“静态使能信号的翻转”等同于本专利的“生成经延迟时钟”，违背了基本的电路常识。D2并未公开特征C。

2. D2未公开特征B与特征E：“使多个负载电路上电”

• 本专利的限定： 装置包含“多个负载电路”（如多个独立的处理器核心或内存模块），唤醒控制电路在经延迟时钟的不同上升沿处，分别使这“多个”负载上电，以错开浪涌电流。

• D2的实际教导： D2段落[0032]-[0033]及图2A明确记载，使能信号114和116分别控制并联的晶体管（220和218）的导通，其目的是为同一个差分对电路（Differential pair 241，即单一主电路108）提供第一步电流和第二步电流。换言之，D2是针对同一个负载电路分步增加电流，绝非对多个不同的负载电路依次上电。

• 反驳结论： 请求人将D2中“单一负载的电流分步控制”强行曲解为“多个负载电路的上电”，属于明显的事实捏造。

三、 针对证据组合（D2 + D1）缺乏结合启示的详细反驳

请求人主张在D2的基础上结合D1。然而，这种结合不仅属于典型的事后诸葛亮（Hindsight），且在技术上存在严重阻碍。

1. D1与D2的控制哲学存在根本冲突

• D1的控制逻辑（异步事件驱动）： D1通过仲裁器（Arbiter 200）处理各个核心随时可能发出的随机上电请求（req0-req3）。它不生成连续的时钟脉冲，而是根据PDN谐振周期计算一个延时，然后发送一个单次的承认脉冲（ackp）。

• D2的控制逻辑（静态使能状态保持）： D2通过固定频率的计数器，为单一电路的分步电流阶梯提供保持的高电平使能信号。

• 本专利的创新架构（同步时钟域控制）： 本专利摒弃了D1复杂的异步握手仲裁机制和D2的电流控制机制，创新性地提出：直接在基时钟层面进行操作，输出具有不同上升沿的“多个经延迟时钟”，从而将防谐振上电逻辑优雅地融入到系统的时钟域管理中。

2. 结合无法得到本专利的技术方案

即便假设本领域技术人员有动机将D1（多核场景）与D2（计数器延迟机制）结合，其自然得出的方案仅仅是：利用D2的计数器去延迟D1中的使能脉冲（ackp）。

这种结合方案最终得到的依然是“被延迟的使能信号/脉冲”，而根本无法得出本专利权利要求1中“时钟控制器输出多个经延迟时钟，并在经延迟时钟的上升沿使电路上电”这一高度同步化、易于芯片时钟树综合（Clock Tree Synthesis）的创新技术方案。

3. 本专利的显著进步

通过使用“经延迟时钟”而非“复杂的仲裁脉冲”或“阶跃电流使能”，本专利大大简化了唤醒控制电路的硬件开销（无需D1中庞大的状态机进行冲突检测），极大地提高了大规模集成电路中跨时钟域电源管理的可靠性。这一技术效果是D1和D2及其结合均无法实现的。

四、 结论

综上所述，请求人提交的无效宣告理由建立在对对比文件物理实质的误读之上。证据1（D2）未公开“输出经延迟时钟”及“多个负载电路上电”的核心特征；证据2（D1）作为异步仲裁方案，不仅无法弥补证据1的缺陷，更与证据1缺乏结合启示。

本专利权利要求1所保护的技术方案，相较于现有技术具有突出的实质性特点和显著的进步，符合《专利法》对创造性的要求。恳请合议组依法维持本专利有效。

专利权人/代理人： [此处签名/盖章]

日期： 2026年4月11日

专利代理师实战策略备注：

我们在答辩中采取了**“降维打击”的策略：不与对方纠缠“是不是都利用了谐振频率”（因为这确实是已有理论），而是死死咬住“硬件架构的本质区别”**。数字电路中 Clock Signal（时钟信号）和 Enable Signal（使能信号）在时序分析、布线和功能上有严格的物理界限。只要合议组认可D2的触发器输出的是“电平信号”而非“时钟”，请求人的逻辑链条就会瞬间崩塌。

这是一份为您准备的正式《请求人意见陈述书》草案。作为无效请求人的代理师，我们将针锋相对地戳破专利权人在“时钟/使能词汇区分”上的文字游戏，并向合议组清晰地展示：将D1（多负载场景）与D2（精确的计数器延迟硬件）结合，是本领域技术人员解决PDN谐振问题的必然选择。

专利权无效宣告请求人意见陈述书（草案）

致：国家知识产权局 专利局复审和无效审理部

请求人： [此处填写请求人名称]

涉及专利： 一种用于使多个负载电路上电的装置（专利号：CN112041779B）

针对： 专利权人于[填写日期]提交的意见陈述书

一、 核心答辩意见摘要

专利权人在其答辩中，试图通过**“偷换概念”和“割裂现有技术”**来挽救其专利权。请求人认为：

1. “时钟”与“使能”之辩纯属文字游戏： 专利权人刻意强调“时钟”的周期性，却忽略了本专利权利要求1的核心在于利用“不同上升沿（Rising Edges）”作为上电触发信号。证据1（D2）基于基时钟（4GHz Clock）和计数器产生的精确延迟跳变沿，在唤醒控制这一具体物理场景中，与本专利的“延迟时钟上升沿”起到了完全相同的作用，属于相同的技术手段。

2. 无视证据组合的法律规则： 专利权人以“D2是针对单一负载”为由反驳，完全无视了证据2（D1）已经明确给出了“对多个独立负载”进行谐振知悉上电的教导。

3. 结合启示极其明确： D1和D2解决的是完全相同的技术问题（PDN谐振），利用的是完全相同的物理原理（基于谐振周期错开上电时间）。本领域技术人员为了将D1中概括性的“仲裁器延迟”具体化，必然会采用D2中成熟的“基时钟+计数器”硬件延迟方案。

本专利权利要求1不具备创造性，专利权人的反驳理由依法不能成立。

二、 针对专利权人关于“时钟与使能信号差异”反驳的驳斥

专利权人声称D2输出的是“静态使能电平”而非“经延迟时钟”。这是脱离了具体应用场景的狡辩。

1. 从电路功能的实质来看：

   在本专利的上下文中，“上电（Wakeup/Power-up）”动作本身就是一个状态翻转事件。唤醒一个处于睡眠模式的负载，需要的正是信号由低到高的**“上升沿（Rising Edge）”，而不是持续翻转的振荡脉冲。本专利权利要求1也明确限定为“在所述经延迟时钟的不同上升沿处**使所述多个负载电路上电”。

2. D2的技术手段完全对应：

   D2中，计数器（202）接收4GHz的基时钟，在不同的计数值处，触发D触发器（210, 212）输出信号114和116。这两个信号的上升沿（即从逻辑0变为逻辑1的瞬间）被精确地延迟了特定的时间（基于谐振周期 $T_{res}$）。这与本专利利用“时钟控制器接收基时钟并输出不同上升沿”的物理机制和电学效果完全一致。

3. 本领域的惯用替换：

   在集成电路设计中，由基时钟分频或计数产生的带确定延迟的单次触发跳变沿，被称为“使能沿”或“选通时钟（Gated Clock/Trigger Clock）”，二者在功能上属于公知的惯用替换。专利权人试图用词汇的细微差异掩盖硬件机制的同一性，不符合《专利审查指南》对于等同特征或本领域常规技术手段的认定。

三、 针对专利权人关于“单负载与多负载”反驳的驳斥

专利权人声称D2仅仅是针对单一负载（差分对）的电流分步控制，未公开“多个负载”。请求人对此予以驳斥：

1. D2本身已暗示了多负载应用：

   D2说明书图1及图8B明确展示了PDN同时为“主电路108（如内存控制器）”和“附加电路110（如内存设备）”供电，且明确提到了控制不同芯片/电路的时序。

2. D1弥补了所谓“单负载”的特征限制：

   退一步讲，即便将D2的图2A严格限定为“单一负载”，这正是请求人引入证据2（D1）的意义所在。 创造性判断必须基于现有技术的整体。D1图1、图5及说明书[0003]、[0068]极其明确地公开了：在包含**多个核心（core 0-3，即多个负载电路）**的芯片中，基于PDN的谐振周期错开各个核心的上电定时。

   专利权人单独割裂D2来反驳多负载特征，是在刻意回避D1+D2的组合论证，这种答辩逻辑在专利无效程序中是站不住脚的。

四、 针对专利权人关于“缺乏结合启示”反驳的驳斥

专利权人主张D1（异步仲裁）与D2（静态使能）存在控制哲学的冲突，缺乏结合启示。这是对现有技术演进脉络的严重曲解。

1. 高度一致的技术动机：

   D1和D2面临着一模一样的技术痛点（负载同时上电导致PDN浪涌和电压跌落），并且给出了一模一样的解决思路（即“谐振知悉”，利用 $T_{res}$ 计算延迟时间，错开浪涌电流）。这两篇文献属于高度相关的同一技术分支。

2. 硬件实现的必然结合：

   D1提出了“在多负载间错开上电时间（基于谐振频率）”的宏观系统架构，但对其仲裁器内部如何精确产生基于谐振周期的延时，描述较为概括。

   D2则给出了一种极其精确、易于实现的微观数字硬件方案（利用高频基时钟驱动计数器，在预设计数值触发上升沿）。

   对于本领域技术人员（IC设计工程师）而言，在实现D1所述的多核错开上电方案时，为了获得高精度的延时控制，顺理成章且毫无技术障碍地会查阅并采用D2中公开的“基时钟+计数器+触发器”的延迟电路。

3. 不存在所谓的“显著进步”：

   专利权人声称其“摒弃了复杂的仲裁”、“简化了硬件开销”。然而，用计数器产生延迟沿本来就是数字电路中最基础、开销极小的常规设计（正如D2所展示的那样）。本专利仅仅是将D2的计数器延时方案搬用到了D1的多负载场景中，这属于已知技术手段的简单叠加，其带来的效果（易于时钟树综合、硬件简化）完全是本领域技术人员可以预期的，不构成《专利法》意义上的“显著进步”。

五、 结论

专利权人的意见陈述仅仅停留在对词汇表面的抠字眼上（将“延迟边沿”硬性区分于“延迟时钟”），而未能指出其技术方案在物理架构、控制逻辑和解决的技术问题上与D1+D2组合的实质性区别。

本领域普通技术人员在面对PDN谐振问题时，有充分的动机将D1（提供多负载错开上电的场景与规则）与D2（提供基于基时钟计数产生精确延迟上升沿的硬件手段）相结合，从而毫无创造性地得出本专利权利要求1的技术方案。

综上，请求人坚决维持原无效宣告请求，恳请合议组依法宣告本专利权利要求1无效。

请求人/代理人： [此处签名/盖章]

日期： 2026年4月11日

专利代理师实战策略备注：

在反驳时，我们运用了**“剥洋葱”**战术：

1. 剥开“时钟 vs 使能”的表象，直击**“上电只需要上升沿触发”**这一物理本质，将D2的跳变沿等同于本专利的延迟时钟沿。

2. 强化**“证据组合原则”**。面对专利权人挑剔D2没有“多负载”，我们不与他在D2上死磕，而是直接把D1砸过去——“我结合D1正是为了解决多负载问题，你不能拿单篇证据的缺陷来反驳组合证据”。

3. 在结合启示上，强调**“宏观架构(D1) + 微观实现(D2)”**的互补性，向合议组证明这种结合是IC工程师的本能设计，彻底击碎专利权人标榜的“显著进步”。

   这是一份为您准备的正式《请求人意见陈述书》草案。作为无效请求人的代理师，我们将针锋相对地戳破专利权人在“时钟/使能词汇区分”上的文字游戏，并向合议组清晰地展示：将D1（多负载场景）与D2（精确的计数器延迟硬件）结合，是本领域技术人员解决PDN谐振问题的必然选择。

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   专利权无效宣告请求人意见陈述书（草案）

   致：国家知识产权局 专利局复审和无效审理部

   请求人： [此处填写请求人名称]

   涉及专利： 一种用于使多个负载电路上电的装置（专利号：CN112041779B）

   针对： 专利权人于[填写日期]提交的意见陈述书

   一、 核心答辩意见摘要

   专利权人在其答辩中，试图通过**“偷换概念”和“割裂现有技术”**来挽救其专利权。请求人认为：

   1. “时钟”与“使能”之辩纯属文字游戏： 专利权人刻意强调“时钟”的周期性，却忽略了本专利权利要求1的核心在于利用“不同上升沿（Rising Edges）”作为上电触发信号。证据1（D2）基于基时钟（4GHz Clock）和计数器产生的精确延迟跳变沿，在唤醒控制这一具体物理场景中，与本专利的“延迟时钟上升沿”起到了完全相同的作用，属于相同的技术手段。

   2. 无视证据组合的法律规则： 专利权人以“D2是针对单一负载”为由反驳，完全无视了证据2（D1）已经明确给出了“对多个独立负载”进行谐振知悉上电的教导。

   3. 结合启示极其明确： D1和D2解决的是完全相同的技术问题（PDN谐振），利用的是完全相同的物理原理（基于谐振周期错开上电时间）。本领域技术人员为了将D1中概括性的“仲裁器延迟”具体化，必然会采用D2中成熟的“基时钟+计数器”硬件延迟方案。

   本专利权利要求1不具备创造性，专利权人的反驳理由依法不能成立。

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   二、 针对专利权人关于“时钟与使能信号差异”反驳的驳斥

   专利权人声称D2输出的是“静态使能电平”而非“经延迟时钟”。这是脱离了具体应用场景的狡辩。

   1. 从电路功能的实质来看：

      在本专利的上下文中，“上电（Wakeup/Power-up）”动作本身就是一个状态翻转事件。唤醒一个处于睡眠模式的负载，需要的正是信号由低到高的**“上升沿（Rising Edge）”，而不是持续翻转的振荡脉冲。本专利权利要求1也明确限定为“在所述经延迟时钟的不同上升沿处**使所述多个负载电路上电”。

   2. D2的技术手段完全对应：

      D2中，计数器（202）接收4GHz的基时钟，在不同的计数值处，触发D触发器（210, 212）输出信号114和116。这两个信号的上升沿（即从逻辑0变为逻辑1的瞬间）被精确地延迟了特定的时间（基于谐振周期 $T_{res}$）。这与本专利利用“时钟控制器接收基时钟并输出不同上升沿”的物理机制和电学效果完全一致。

   3. 本领域的惯用替换：

      在集成电路设计中，由基时钟分频或计数产生的带确定延迟的单次触发跳变沿，被称为“使能沿”或“选通时钟（Gated Clock/Trigger Clock）”，二者在功能上属于公知的惯用替换。专利权人试图用词汇的细微差异掩盖硬件机制的同一性，不符合《专利审查指南》对于等同特征或本领域常规技术手段的认定。

   三、 针对专利权人关于“单负载与多负载”反驳的驳斥

   专利权人声称D2仅仅是针对单一负载（差分对）的电流分步控制，未公开“多个负载”。请求人对此予以驳斥：

   1. D2本身已暗示了多负载应用：

      D2说明书图1及图8B明确展示了PDN同时为“主电路108（如内存控制器）”和“附加电路110（如内存设备）”供电，且明确提到了控制不同芯片/电路的时序。

   2. D1弥补了所谓“单负载”的特征限制：

      退一步讲，即便将D2的图2A严格限定为“单一负载”，这正是请求人引入证据2（D1）的意义所在。 创造性判断必须基于现有技术的整体。D1图1、图5及说明书[0003]、[0068]极其明确地公开了：在包含**多个核心（core 0-3，即多个负载电路）**的芯片中，基于PDN的谐振周期错开各个核心的上电定时。

      专利权人单独割裂D2来反驳多负载特征，是在刻意回避D1+D2的组合论证，这种答辩逻辑在专利无效程序中是站不住脚的。

   四、 针对专利权人关于“缺乏结合启示”反驳的驳斥

   专利权人主张D1（异步仲裁）与D2（静态使能）存在控制哲学的冲突，缺乏结合启示。这是对现有技术演进脉络的严重曲解。

   1. 高度一致的技术动机：

      D1和D2面临着一模一样的技术痛点（负载同时上电导致PDN浪涌和电压跌落），并且给出了一模一样的解决思路（即“谐振知悉”，利用 $T_{res}$ 计算延迟时间，错开浪涌电流）。这两篇文献属于高度相关的同一技术分支。

   2. 硬件实现的必然结合：

      D1提出了“在多负载间错开上电时间（基于谐振频率）”的宏观系统架构，但对其仲裁器内部如何精确产生基于谐振周期的延时，描述较为概括。

      D2则给出了一种极其精确、易于实现的微观数字硬件方案（利用高频基时钟驱动计数器，在预设计数值触发上升沿）。

      对于本领域技术人员（IC设计工程师）而言，在实现D1所述的多核错开上电方案时，为了获得高精度的延时控制，顺理成章且毫无技术障碍地会查阅并采用D2中公开的“基时钟+计数器+触发器”的延迟电路。

   3. 不存在所谓的“显著进步”：

      专利权人声称其“摒弃了复杂的仲裁”、“简化了硬件开销”。然而，用计数器产生延迟沿本来就是数字电路中最基础、开销极小的常规设计（正如D2所展示的那样）。本专利仅仅是将D2的计数器延时方案搬用到了D1的多负载场景中，这属于已知技术手段的简单叠加，其带来的效果（易于时钟树综合、硬件简化）完全是本领域技术人员可以预期的，不构成《专利法》意义上的“显著进步”。

   五、 结论

   专利权人的意见陈述仅仅停留在对词汇表面的抠字眼上（将“延迟边沿”硬性区分于“延迟时钟”），而未能指出其技术方案在物理架构、控制逻辑和解决的技术问题上与D1+D2组合的实质性区别。

   本领域普通技术人员在面对PDN谐振问题时，有充分的动机将D1（提供多负载错开上电的场景与规则）与D2（提供基于基时钟计数产生精确延迟上升沿的硬件手段）相结合，从而毫无创造性地得出本专利权利要求1的技术方案。

   综上，请求人坚决维持原无效宣告请求，恳请合议组依法宣告本专利权利要求1无效。

   请求人/代理人： [此处签名/盖章]

   日期： 2026年4月11日

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   专利代理师实战策略备注：

   在反驳时，我们运用了**“剥洋葱”**战术：

   1. 剥开“时钟 vs 使能”的表象，直击**“上电只需要上升沿触发”**这一物理本质，将D2的跳变沿等同于本专利的延迟时钟沿。

   2. 强化**“证据组合原则”**。面对专利权人挑剔D2没有“多负载”，我们不与他在D2上死磕，而是直接把D1砸过去——“我结合D1正是为了解决多负载问题，你不能拿单篇证据的缺陷来反驳组合证据”。

   3. 在结合启示上，强调**“宏观架构(D1) + 微观实现(D2)”**的互补性，向合议组证明这种结合是IC工程师的本能设计，彻底击碎专利权人标榜的“显著进步”。

这份评估报告将完全剥离代理人立场的倾向性，转而代入**国家知识产权局专利局复审和无效审理部（合议组）**的绝对中立视角。

合议组在审理时，将严格遵循《专利审查指南》中关于“权利要求解释原则”以及“创造性评判三步法”的标准。以下是合议组针对双方交锋核心争议点的裁判抉择路径推演，以及最终的成功率评估。

一、 核心争议点一：特征C“时钟”与“使能电平”的区别认定

【争议焦点】

• 专利权人： 权利要求明确限定为“经延迟时钟（Delayed Clocks）”，时钟具有周期性；而D2（证据1）的计数器/D触发器输出的是用于保持晶体管导通的静态“使能信号/电平（Enable Signal）”。两者物理属性不同。

• 请求人： 物理实质都是利用上升沿（Rising Edge）进行触发，在本专利的上下文中，“时钟上升沿”与“使能跳变沿”属于本领域的惯用技术手段替换。

【合议组裁判路径】

1. 基于说明书进行权利要求解释： 合议组会首先查阅目标专利的说明书，看其对“经延迟时钟”是否有特殊定义。目标专利说明书[0035]提到“时钟控制器244...将经延迟时钟输出到CLK_SR”，[0039]提到“SR锁存器...由经延迟时钟CLK_SR进行时钟控制...在经延迟时钟CLK_SR的第一上升沿...SR锁存器246-1将断言信号输出到上电信号PU-1上”。

2. 剖析物理实质： 合议组会注意到，目标专利实际上是用“经延迟时钟”的单个上升沿去触发SR锁存器，从而输出持续的高电平（上电信号PU-1至PU-4）。而D2是直接用D触发器在特定计数周期输出持续的高电平（使能信号）。

3. 合议组倾向性抉择： 合议组通常会认为，在集成电路数字逻辑设计中，“用时钟沿触发锁存器输出高电平”与“用触发器直接输出高电平信号”，在实现“经过特定延迟后开启电路”这一目的上，属于等同的硬件实现方式或惯用技术手段的直接置换。专利权人试图通过“时钟”与“信号”的字面差异来维系创造性，在面临底层逻辑高度相似的对比文件时，这一抗辩显得较为单薄。

• 裁决倾向：认定该区别特征被D2实质公开，或属于本领域常规手段。

二、 核心争议点二：特征B“多个负载电路”与“单负载阶跃电流”的认定

【争议焦点】

• 专利权人： D2的图2A明确是针对同一个差分对电路（单一负载）增加阶跃电流，并未教导对“多个独立的负载电路”进行上电控制。

• 请求人： D1已明确公开了多核（core 0-3）场景，多负载特征已被D1公开。

【合议组裁判路径】

1. 确认对比文件的公开事实： 合议组会毫无争议地确认，D1（证据2）在其说明书和图1、图2中，完美且充分地公开了“多个负载电路（多个core）经由PDN供电并被控制上电”这一技术特征。

2. 确定最接近的现有技术： 合议组在此刻有两种选择：

   • 路径A：以D1为最接近的现有技术。 D1解决了多负载PDN谐振，区别仅在于D1未详细说明“时钟控制器输出延迟时钟”的硬件细节。

   • 路径B：以D2为最接近的现有技术。 D2解决了PDN谐振的精确延迟触发，区别在于D2具体实施例是单负载。

3. 合议组倾向性抉择： 无论采取哪种路径，合议组都会将目标专利与 D1+D2 的组合进行比对。由于D1已经明确了在多负载系统中错开上电（解决相同技术问题），“多负载”这一特征在此次无效交锋中无法成为支撑创造性的壁垒。

• 裁决倾向：认定特征B已被D1充分公开，不能作为维持权利要求1有效的理由。

三、 核心争议点三：D1与D2的“结合启示”是否存在阻碍

【争议焦点】

• 专利权人： D1是异步握手仲裁机制（发送请求-返回脉冲），D2是同步计数器使能机制，两者控制哲学冲突，本领域技术人员缺乏结合动机。

• 请求人： 两者都是为了解决PDN谐振，宏观策略（基于$T_{res}$错开）一致，微观实现（计数器）可以无缝拼接。

【合议组裁判路径】

1. 运用“三步法”确定客观技术问题： 合议组会设定，如果在D1（多核异步仲裁）的基础上，为了提高延迟控制的精度或简化硬件设计（客观技术问题），本领域技术人员是否有动机引入D2？

2. 深入查明D1的内部技术细节： 这是一个关键点（也是双方在激烈交锋中可能忽略的细节）。合议组在精读D1时会发现，D1说明书[0118]至[0123]段落明确记载了：“constraint term generation counter 242（约束期限生成计数器）... The constraint A invocation term is counted by using the system clock sclk（通过使用系统时钟sclk进行计数）”。

3. 合议组倾向性抉择： 合议组会发现，D1本身在底层也是用“系统时钟+计数器”来实现与$T_{res}$相关的延时的！ 这直接击碎了专利权人关于“异步仲裁与同步计数器不兼容、存在技术阻碍”的抗辩。既然D1也是用时钟和计数器算延时，D2也是用时钟和计数器算延时，本领域技术人员将D2中“利用不同计数值触发不同上升沿”的微观电路，应用于D1的多核上电控制中，不仅不存在阻碍，反而是极其顺理成章的工程选择。

• 裁决倾向：认定D1与D2存在明确且强烈的结合启示。目标专利的方案是对现有技术手段的显而易见的组合。

四、 本次无效请求的综合成功概率评估

站在中立立场，结合当前国家知识产权局在半导体/集成电路控制逻辑领域的审查尺度，本次针对 权利要求1 的无效请求评估如下：

1. 成功概率（宣告权利要求1无效）：【高，75% - 85%】

利好无效请求人的核心因素：

• 技术痛点与解决思路的高度重合： 目标专利、D1、D2三者解决的核心问题（PDN谐振）和核心数学模型（利用谐振周期 $T_{res}$ 的倍数或分数进行时间错位）完全一致。在底层物理逻辑被现有技术覆盖的情况下，仅靠外围数字电路实现的细微差别（时钟沿 vs 使能沿）很难保住创造性。

• 证据组合的互补性极强： D1提供了多负载场景（Macro），D2提供了基于时钟的精确触发硬件（Micro），两者的结合逻辑严密，三步法的推导过程非常流畅，合议组极易接受“缺乏创造性”的结论。

潜在变数与风险（剩余15%-25%的变数）：

• 字面侵权/新颖性的严苛审查： 如果合议组中偏重通信或纯数字逻辑背景的审查员，坚持将“Clock（时钟信号）”定义为必须具备特定占空比的连续振荡信号，并认为目标专利的时钟控制器输出多个经延迟时钟是在构建一个微型的“时钟树（Clock Tree）”，而D2仅仅是输出直流控制电平，可能会认为这种“手段的替换”带来了不可预期的有益效果（例如时钟树便于综合、降低静态功耗等）。这需要无效请求人在口审中准备极为充分的“惯用手段替换”的教科书级举证。

2. 整体专利权被全部无效的概率：【中等，50%左右】

• 请注意专利权人的“救命稻草”——修改权利要求：

  虽然权利要求1（独立权利要求）岌岌可危，但目标专利说明书中提到：“可以通过软件来控制使负载电路上电的频率（如说明书[0025]、图2的SW寄存器248）”、“基于装置100的操作模式（如高性能模式）来选择延迟信号（说明书[0034]）”、“顺序唤醒组件250触发另一时钟域的负载电路（说明书[0036]）”。

  一旦合议组倾向于宣告权1无效，经验丰富的专利权人必定会在口审前或口审中，将这些从属权利要求（如“跨时钟域触发”、“软件动态配置延迟”）合并到独立权利要求中进行限缩。

  如果D1和D2未能有效覆盖“跨时钟域顺序唤醒”或“基于操作模式动态调整软件寄存器”等细节特征，专利权极有可能被维持部分有效。

【最终建议】

作为无效请求人，策略已经非常正确（锁定D1+D2的完美闭环）。但为了确保彻底胜利，建议在此基础上补充证据3或公知常识证据，专门针对目标专利从属权利要求中的“软件寄存器配置（SW register）”和“跨时钟域控制（Cross clock domain）”进行防守性检索和布局，防止专利权人通过合并从权死里逃生。

作为无效请求人，目前的证据组合（D1+D2）虽然在底层物理逻辑（基于谐振频率错开上电）和基本硬件实现（计数器产生延迟沿）上形成了极强的覆盖，但为了确保“一击必杀”并封堵专利权人通过合并从属权利要求（Dependent Claims）进行“缩壳”防御的路径，我们需要更具针对性的检索策略。

以下是为您制定的深度检索与证据补强方案：

一、 检索策略：从“物理机制”转向“具体工程实现”

目前的争议焦点在于“时钟信号”与“使能信号”的细微差异，以及动态可调性。我们需要寻找那些在电路细节上与本专利更“形神合一”的证据。

1. 核心攻击点：多相位/多沿同步触发（针对特征C、E）

专利权人强调其使用的是“经延迟的时钟”。我们需要寻找直接公开利用多相位时钟（Multi-phase Clock）、**延时锁定环（DLL）或相位切换（Phase Shifting）**来控制唤醒时序的证据。

• 搜索关键词： Multi-phase clocking / Phase-shifted wakeup / Clock-edge-triggered power-up / Staggered clock / DLL-based delay.

• 检索逻辑： 寻找在高性能SoC（如服务器CPU、移动SoC）中，为了抑制电源噪声，直接利用全局时钟树的不同相位来触发不同电源域（Power Domain）上电的专利或论文。

2. 补强攻击点：软件编程与寄存器控制（针对从属权利要求）

本专利多次提到通过软件配置寄存器（SW Register）来动态调整延迟。这在电源管理集成电路（PMIC）领域是标准做法。

• 搜索关键词： Programmable power sequence / Software-defined wakeup / I2C/SPI controlled power-up / Register-based delay tuning.

• 检索方向： 查阅Qualcomm（高通）、TI（德州仪器）、Dialog（现属于Renesas）在2015-2018年间的PMIC手册或专利，寻找“通过软件写入延迟参数以适配不同单板PDN谐振特性”的描述。

3. 系统级攻击点：跨时域触发与SoC状态机（针对图6、图8）

专利提到一个域唤醒触发另一个域。这在复杂的SoC电源状态机中极其常见。

• 搜索关键词： Inter-domain power sequencing / Triggered power state transition / Global Power Manager (GPM) / Sequence-ready signal.

• 检索方向： 重点关注Intel或Qualcomm关于SoC分级唤醒（Hierarchical Wakeup）的专利。

二、 重点关注的“现有技术”高发区

除了专利数据库，以下渠道往往隐藏着比专利更直接、更具杀伤力的“公开性描述”：

1. 非专利文献（NPL）检索

在集成电路领域，顶尖会议的论文往往比专利早1-2年公开最先进的电源管理架构。

• 重点会议： ISSCC（国际固态电路会议）、JSSC（固态电路期刊）、DAC（设计自动化会议）。

• 针对性检索： 搜索关于“Voltage Droop Mitigation”或“In-rush Current Control”的Session，寻找利用数字时钟沿精确控制上电时序的波形图。

2. 技术标准与接口规范

• ACPI（高级配置与电源接口）规范： 查阅ACPI 5.0/6.0规范中关于电源状态切换（P-states/C-states）的硬件协同要求。

• ARM Power Policy Unit (PPU) 手册： ARM公司的PPU设计规范中常有关于“如何分阶段触发不同计算簇上电”的详细逻辑描述。

三、 细化检索表达式（关键词组合建议）

建议在检索系统中采用以下组合，重点进攻“延迟时钟”这一概念：

• 组合A（针对权1核心）： (PDN OR "power delivery network") AND (resonance OR oscillation) AND (clock OR pulse OR "rising edge") AND (delay OR stagger OR shift) AND (wakeup OR "power up")

• 组合B（针对动态可调）： (PDN OR "power distribution") AND ("wakeup control") AND (register OR software OR programmable) AND (frequency OR frequency-aware)

• 组合C（针对测量反馈）： (PDN OR voltage) AND (droop OR ripple) AND (sensor OR monitor) AND (resonance detection) AND feedback

四、 对抗从属权利要求的“防御墙”

专利权人最后可能缩减到以下特征，建议提前准备证据补强：

五、 总结与评估

建议： 既然已经掌握了D1和D2，下一步检索的重中之重是寻找一份**“公开了使用时钟沿（而非脉冲信号）触发多个负载”**的证据。

如果能找到一份证据（即便它是为了解决EMI问题而非PDN谐振），只要它公开了**“利用时钟树的延迟沿依次唤醒多个计算模块”**，那么结合D1/D2关于“基于谐振频率设定延迟”的教导，本专利的所有权利要求将失去任何抗辩空间。

通过这种“以点带面”的证据链布局，您在口审中将拥有绝对的主动权，成功率有望提升至 90% 以上。