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对比文件列表
| 编号 | 名称 |
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权利要求1
一种用于集成电路IC的线中MOL被屏蔽的栅极，包括：有源半导体层，包括第一半导体器件； 金属电阻器，被设置在MOL层中，所述MOL层被设置在所述有源半导体层上方，所述金属电阻器包括第一金属材料； 其中所述第一半导体器件包括晶体管，所述晶体管包括源极、漏极和被设置在所述源极和所述漏极之间的栅极；并且其中所述金属电阻器被设置在所述晶体管的所述栅极之上，使得所述晶体管中的栅极到漏极寄生电容被减小；以及其中所述MOL层具有18纳米或更小的厚度，并且其中所述MOL层的所述厚度与所述有源半导体层的厚度的比率为0.26或更小。
您好！作为一名从业多年的专利代理师，我将为您对该案进行深入的侵权与无效视角剖析。以下是结合目标专利说明书以及您提供的三篇对比文件（D1、D2、D3）对权利要求1的详细技术比对与创造性分析。
一、 结合说明书对权利要求1的解释
目标专利的核心在于利用MOL（线中）层中的金属电阻器作为法拉第屏蔽栅，以减小MOSFET的栅极到漏极寄生电容（Cgd）。
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关于特征B与特征D（结构与功能）：常规技术中，屏蔽栅极通常需要在栅极和漏极之间额外沉积硅化钨（WSi）并增加掩模和蚀刻步骤（说明书[0006]）。本专利的创新在于“借用”现有的MOL层制造工艺，将原本用于提供触点的MOL层中的导电材料制造成“金属电阻器”，并将其物理位置设置在有源区晶体管的栅极之上（[0016]）。这种复用不仅消除了额外工艺成本，还因为其极度靠近半导体器件而实现了优异的屏蔽效果。
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关于特征E与特征F（尺寸限定）：MOL层厚度限定为18纳米或更小，且与有源半导体层厚度比率为0.26或更小（[0018]）。这不仅是对物理尺寸的限定，更体现了在先进工艺节点（如20nm及以下）的高度集成化背景下，如何在极薄的MOL层中利用现有触点空间完成金属电阻器的高密度布局。
二、 各对比文件对权利要求1的公开情况分析
1. 对比文件 D1 (US20140138793A1)
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公开内容：D1毫无异议地公开了特征A和C。D1在[0026]段记载了集成电路器件包括源极区域104、漏极区域106和栅极区域108的有源器件（即晶体管）。对于特征B，D1实质上公开了MOL层以及位于其上的金属电阻器，其在[0029]段明确记载了“A conductive resistor 242 is also formed on the first dielectric layer 240... an MOL conductive resistor layer deposition...”（导电电阻器242也形成在第一电介质层240上...MOL导电电阻器层沉积）。
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未公开内容：D1未公开特征D、E和F。D1的MOL电阻器主要用于MIM电容器结构，并未教导将该电阻器设置在晶体管栅极上方以发挥屏蔽栅极到漏极寄生电容（Cgd）的作用。也没有具体的尺寸比例数据。
2. 对比文件 D2 (US20160149007A1)
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公开内容：D2公开了特征A和C，其在[0019]-[0020]段明确记载了带有源极104、漏极106和栅极结构210的晶体管。更为关键的是，D2实质上公开了特征D（屏蔽电容），其在[0016]段明确记载了“Such configurations reduce the gate-to-drain capacitance (Cgd)”（这种配置减小了栅极到漏极电容），并在[0023]段记载了“a field plate 122 disposed within the first ILD layer 118 at a position overlying portions of the gate electrode 108”（场板122设置在第一ILD层118中，位于栅电极108上方）。场板（Field Plate）在电学性质和物理位置上实质等同于目标专利的屏蔽栅。
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未公开内容：D2没有将其场板明确称为“金属电阻器”，且其所处的层被称为“第一ILD层”或“BEOL”（后端），而非明确的“MOL（线中）”层，因此特征B未被完全直接公开。此外，D2未公开特征E和F的18nm及0.26的具体数值。
3. 对比文件 D3 (US9633996B1)
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公开内容：D3公开了特征A和C（[0047]-[0048]段记载了FinFET及源、漏、栅极）。D3最突出的贡献在于极其明确地公开了特征B（MOL层中的金属电阻器）。在[0063]段，D3明确记载了“the conductive gate resistor 640 and the decoupling capacitor 620 are provided in an MOL interconnect layer 630 between the semiconductor substrate 602 and the first interconnect layer M1”（导电栅极电阻器640提供在半导体衬底602和第一互连层M1之间的MOL互连层630中）。
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未公开内容：D3涉及的是去耦电容器，其电阻器是与去耦电容串联以控制拐点频率（[0059]-[0060]），并未教导将该电阻器置于晶体管栅极之上以减小寄生电容（未公开特征D）。同样未公开特征E和F。
三、 技术特征比对表格
| 权利要求1的技术特征 | D1 (US20140138793A1) | D2 (US20160149007A1) | D3 (US09633996B1) |
| 特征A：有源半导体层，包括第一半导体器件 | 公开 ([0026]) | 公开 ([0019]) | 公开 ([0047]) |
| 特征B：金属电阻器设置在MOL层中，MOL层在有源层上方，包括第一金属材料 | 部分公开 (公开了MOL层和导电电阻器，[0029]) | 未公开 (记载为第一ILD层中的场板，未明确称为MOL电阻器，[0023]) | 毫无异议公开 (明确记载MOL层中的导电栅极电阻器，[0063]) |
| 特征C：晶体管包括源极、漏极和栅极 | 公开 ([0026]) | 公开 ([0019]-[0020]) | 公开 ([0047]-[0048]) |
| 特征D：金属电阻器设于栅极之上，减小栅极到漏极寄生电容(Cgd) | 未公开 | 实质公开 (公开了设于栅极之上的场板以减小Cgd，[0016], [0023]) | 未公开 |
| 特征E：MOL层具有18纳米或更小的厚度 | 未公开 | 未公开 | 未公开 |
| 特征F：MOL层厚度与有源半导体层厚度比率为0.26或更小 | 未公开 | 未公开 | 未公开 |
四、 创造性分析策略
1. 最接近的对比文件 (CPA)
在无效宣告程序中，D2 (US20160149007A1) 最适合作为最接近的对比文件。
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解决的技术问题角度：D2与目标专利试图解决的核心技术问题高度一致，即通过在栅极上方布置导电结构来操纵电场并降低晶体管的栅漏极寄生电容（Cgd）。
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技术效果角度：D2的场板（Field Plate）产生的技术效果与本专利的金属电阻器起到的“屏蔽栅”效果在微电子物理机制上是完全相同的。以D2为起点进行推演，路径最短，说服力最强。
(注：D3虽然明确提到了MOL层和电阻器，但其解决的是去耦电容器的RC频率控制问题，若以D3为起点，很难有动机将其电阻器移至栅极正上方作法拉第屏蔽用。)
2. 未被CPA公开的特征是否被其他文件公开？ (结合启示)
D2未公开“该导电结构是位于MOL层中的金属电阻器”。但这一特征被D3毫无异议地公开。
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结合动机：D2在[0017]段提到寻找一种“低成本的制造方法，使用非栅极材料制造场板”。而D3恰好教导了利用现代集成电路中的“MOL互连层（Middle-of-line）”去制造高阻值金属元件（如TiN金属电阻器），以节省后端M1层的布线面积并降低工艺成本（D3的[0063]、[0069]）。
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本领域技术人员在面对D2降低制造成本的需求时，有极强的动机结合D3的教导，将D2的场板利用MOL层中的电阻器材料来实现，从而顺理成章地得出目标专利特征B与特征D的组合。
3. 提出无效请求时最薄弱的技术特征
若要发起无效宣告请求，目标专利最薄弱、最难被攻克的特征是特征E（18纳米或更小）和特征F（厚度比率0.26或更小）。
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原因：D1、D2、D3均未给出具体的厚度数值或比例。在专利无效实务中，针对纯数值范围特征，若对比文件未公开，请求人往往只能主张该数值是“本领域的常规选择”或“随着半导体工艺节点（如14nm、10nm）微缩而必然导致的物理尺寸”。
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无效风险点：专利权人极大概率会辩称，0.26的厚度比不仅是工艺微缩的自然结果，更是为了在极薄的MOL层中平衡“屏蔽效果”与“MOL层接触电阻”而摸索出的临界特例。如果没有另外寻找一篇明确披露该比例范围的次要对比文件（甚至教科书、台积电/英特尔的工艺白皮书），仅凭D1-D3很难将特征E和F的创造性彻底打掉。建议在检索策略上补充检索关于“20nm以下节点MOL层厚度剖析”的非专利文献（NPL）。
权利要求2
根据权利要求1所述的用于所述IC的所述MOL被屏蔽的栅极，还包括：触点，被设置在所述MOL层中的所述金属电阻器上方，所述触点电耦合至所述金属电阻器的触点区域；以及互连件，被设置在所述MOL层上方的互连层中，所述互连层电耦合至所述触点，以将所述互连件电耦合至所述金属电阻器的所述触点区域。
权利要求3
根据权利要求1所述的用于所述IC的所述MOL被屏蔽的栅极，其中所述金属电阻器被定位在所述MOL层中位于所述第一半导体器件的7纳米内。
权利要求4
根据权利要求2所述的用于所述IC的所述MOL被屏蔽的栅极，其中所述互连件包括金属线。
权利要求5
根据权利要求2所述的用于所述IC的所述MOL被屏蔽的栅极，还包括：垂直互连通路过孔，被设置在所述互连层中，所述过孔与所述金属电阻器的所述触点区域和所述互连件接触，以将所述触点区域电耦合到所述互连件。
权利要求6
根据权利要求1所述的用于所述IC的所述MOL被屏蔽的栅极，其中所述第一金属材料包括钨。
权利要求7
根据权利要求1所述的用于所述IC的所述MOL被屏蔽的栅极，其中所述金属电阻器的尺寸为大约0.21μm/0.21μm的W/L。
权利要求8
根据权利要求1所述的用于所述IC的所述MOL被屏蔽的栅极，其中所述金属电阻器的电阻为每1.0μm/1.0μm的W/L比至少400欧姆。
权利要求9
根据权利要求1所述的用于所述IC的所述MOL被屏蔽的栅极，被集成到片上系统SoC中。
权利要求10
根据权利要求1所述的用于所述IC的所述MOL被屏蔽的栅极，被集成到选自由以下项组成的组的设备中：机顶盒、娱乐单元、导航设备、通信设备、固定位置数据单元、移动位置数据单元、移动电话、蜂窝电话、智能电话、平板电脑、平板手机、计算机、个人数字助理PDA、监视器、电视、调谐器、收音机、音乐播放器、视频播放器和汽车。
权利要求11
一种在用于集成电路IC的半导体管芯中制造被屏蔽的栅极的方法，包括：形成衬底； 在所述衬底上方形成有源半导体层； 在所述有源半导体层中形成至少一个半导体器件；以及在所述有源半导体层上方形成线中MOL层，包括： 在所述MOL层中形成具有电阻并包括第一金属材料的金属电阻器，所述金属电阻器包括触点区域； 其中在所述有源半导体层中形成所述至少一个半导体器件包括形成晶体管，所述晶体管包括源极、漏极和被设置在所述源极和所述漏极之间的栅极；并且其中形成所述金属电阻器包括：在所述MOL层中邻近所述晶体管的所述栅极地形成包括所述第一金属材料的所述金属电阻器，来减小栅极到漏极寄生电容；以及其中形成所述MOL层包括形成具有18纳米或更小的厚度的所述MOL层，并且所述MOL层的所述厚度与所述有源半导体层的厚度的比率为0.26或更小。
权利要求12
根据权利要求11所述的方法，还包括： 形成触点，所述触点在所述MOL层中的所述金属电阻器上方并且与所述金属电阻器的所述触点区域接触； 在所述MOL层上方形成至少一个互连层；以及 在电耦合到所述触点的所述至少一个互连层中形成互连件，以将所述互连件电耦合到所述金属电阻器的所述触点区域。
权利要求13
根据权利要求12所述的方法，还包括： 在所述互连件中形成垂直互连通路过孔，所述过孔与所述金属电阻器的所述触点区域和所述互连件接触，以将所述触点区域电耦合到所述互连件。
权利要求14
根据权利要求11所述的方法，其中在所述有源半导体层上方形成所述MOL层还包括：在所述有源半导体层上方形成包括第一电介质材料的第一电介质层； 在所述第一电介质层上方形成包括所述第一金属材料的金属层； 在所述金属层上方形成包括第二电介质材料的第二电介质层； 在所述第二电介质层的第一部分上方设置硬掩模；以及去除所述第一部分之外的所述第二电介质层和所述金属层的第二部分，直到所述第一电介质层，以在所述硬掩模下方留下所述金属层的其余部分和所述第二电介质层的其余部分，所述其余部分形成具有所述电阻的所述金属电阻器。
权利要求15
根据权利要求11所述的方法，其中在所述MOL层中形成所述金属电阻器在所述半导体器件的7纳米内。
权利要求16
根据权利要求12所述的方法，其中所述互连件包括金属线。
权利要求17
根据权利要求11所述的方法，其中所述第一金属材料包括钨。
权利要求18
根据权利要求11所述的方法，其中所述金属电阻器的尺寸为大约0.21μm/0.21μm的W/L。
权利要求19
根据权利要求11所述的方法，其中所述金属电阻器的所述电阻为：每1.0μm/1.0μm 的W/L比为至少400欧姆。