非显而易见性评估仅供参考，不构成法律建议。
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对比文件列表
| 编号 | 名称 |
|---|---|
| 0 | 2014-01-14_US8630135B_发明授权_US08630135B2 Semiconductor memory device_+++H_J_K_P_R_U_a_b_d_f_i_q_v+++.docx |
| 0 | 2012-07-10_US8216978B_发明授权_US08216978B2 Fluorinated precursors of superconducting ceramics, and methods of making the same.docx |
| 0 | 2012-08-17_KR1020120091360A_发明公开_KR1020120091360A 메모리 디바이스를 동작시키는 시스템 및 방법_+++B_H_o+++.docx |
| 0 | 2012-10-09_US8284626B_发明授权_US08284626B2 Voltage compensated tracking circuit in SRAM_+++A_a+++.docx |
| 0 | 2012-11-12_JP2012528442A_发明专利_JP2012528442A Lighting system.docx |
| 0 | 2013-03-28_JP2013511111A_发明专利_JP2013511111A System and method for operating a memory device_+++H_P_b_o+++.docx |
| 0 | 2013-06-27_JP2012512497A_发明专利_JP2012512497A5 JP2012512497A5 -.docx |
| 0 | 2013-06-27_JP2013527531A_发明专利_JP2013527531A Promising step decision apparatus and method using a promising technology lifecycle.docx |
| 0 | 2013-07-18_US2013182514A_发明申请_US20130182514A1 Mimicking Multi-Voltage Domain Wordline Decoding Logic for a Memory Array_+++H_I_L_M_N_P_g+++.docx |
| 0 | 2013-09-19_US2013242678A_发明申请_US20130242678A1 SIGNAL TRACKING IN WRITE OPERATIONS OF MEMORY CELLS_+++G_a_d_h_i_l_p_q+++.docx |
| 0 | 2013-12-05_US2013322193A_发明申请_US20130322193A1 MEMORY HAVING SELF-TIMED EDGE-DETECTION WRITE TRACKING_+++A_H_I_L_P_d_g_j_m_n_q_r_u+++.docx |
| 0 | 2013-12-25_JP5379927B_发明专利_JP5379927B2 Promising stage judgment device using a promising technology life cycle.docx |
| 0 | 2012-03-20_US8139426B_发明授权_US08139426B2 Dual power scheme in memory circuit_+++A_H_P+++.docx |
| 0 | 2014-01-23_US2014025981A_发明申请_US20140025981A1 DUAL RAIL POWER SUPPLY SCHEME FOR MEMORIES.docx |
| 0 | 2014-01-29_KR101356942B_发明授权_KR101356942B1 치과교정용 브라켓.docx |
| 0 | 2014-03-05_JP5432385B_发明专利_JP5432385B2 System and method for operating a memory device_+++E_H_L_M_O_P_a_b_d_i+++.docx |
| 0 | 2014-05-13_US8724421B_发明授权_US08724421B2 Dual rail power supply scheme for memories_+++H_P+++.docx |
| 0 | 2014-05-15_JP2014089790A_发明专利_JP2014089790A Semiconductor device.docx |
| 0 | 2014-08-06_CN102007540B_发明授权_CN102007540B 高性能存储器编译器中的高级位线跟踪_+++a_d_g_h_i_l_m_n_p_q+++.docx |
| 0 | 2015-02-17_US8958237B_发明授权_US08958237B1 Static random access memory timing tracking circuit_+++h_p+++.docx |
| 0 | 2015-05-13_EP2499640B_发明授权_EP2499640B1 SYSTEM AND METHOD OF OPERATING A MEMORY DEVICE_+++H_O_b+++.docx |
| 0 | 2015-08-18_ES2543388T_发明专利_ES2543388T3 Sistema y procedimiento de operación de un dispositivo de memoria_+++H_P_o+++.docx |
| 0 | 2015-09-09_CN102612715B_发明授权_CN102612715B 操作存储器装置的系统及方法_+++H_O_b_e_l_q+++.docx |
| 0 | 2015-11-24_JP2015210554A_发明专利_JP2015210554A タッチスクリーン、タッチパネル、表示装置、および電子機器.docx |
| 0 | 2007-03-29_JP2007078271A_发明专利_JP2007078271A Food preservation showcase.docx |
| 0 | 1994-08-12_None_发明专利_JPH06223581A Soft error resistant static random access memory_+++H_P+++.docx |
| 0 | 2002-12-19_US2002191446A_发明申请_US20020191446A1 Semiconductor memory device having self-timing circuit_+++A_K_R_V_d_i_q_u+++.docx |
| 0 | 2003-01-10_JP2003007055A_发明专利_JP2003007055A Semiconductor memory_+++A_D_G_I_K_L_Q_R_V_j_m+++.docx |
| 0 | 2003-03-06_US2003045480A_发明申请_US20030045480A1 Method of treating hyperresorptive bone disorders.docx |
| 0 | 2004-01-08_JP2004005394A_发明专利_JP2004005394A Client_server system, server, apparatus built-in with server, client, program, and record medium.docx |
| 0 | 2004-07-14_CN1513185A_发明公开_CN1513185A 位线预充电.docx |
| 0 | 2005-04-26_None_外观设计_USD504409S1 MP3 player.docx |
| 0 | 2005-09-21_CN1670861A_发明公开_CN1670861A 半导体存储器设备与定时控制方法_+++G_R_d_m_q_u+++.docx |
| 0 | 2005-09-22_US2005207239A_发明申请_US20050207239A1 Semiconductor memory device and timing control method_+++ADGHMP_fiq+++.docx |
| 0 | 2005-09-29_JP2005267744A_发明专利_JP2005267744A Semiconductor memory and timing control method_+++G_M_a_d_h_p+++.docx |
| 0 | 2005-12-29_US2005284695A_发明申请_US20050284695A1 Cable safety system.docx |
| 0 | 1990-10-16_US4964084A_发明授权_US4964084A Static random access memory device with voltage control circuit.docx |
| 0 | 2008-02-14_US2008037338A_发明申请_US20080037338A1 SELF-TIMING CIRCUIT WITH PROGRAMMABLE DELAY AND PROGRAMMABLE ACCELERATOR CIRCUITS.docx |
| 0 | 2008-04-10_US2008084780A_发明申请_US20080084780A1 Memory write timing system_+++H_P_d_f_n_o_q_r_u+++.docx |
| 0 | 2010-01-07_US2010004133A_发明申请_US20100004133A1 Fluorinated Precursors of Superconducting Ceramics, and Methods of Making the Same.docx |
| 0 | 2010-05-05_EP1347370B_发明授权_EP1347370B1 Client-server printing system.docx |
| 0 | 2010-06-17_US2010148839A_发明申请_US20100148839A1 Self-Tuning Of Signal Path Delay In Circuit Employing Multiple Voltage Domains_+++H_P_a_b_d_f_g_i+++.docx |
| 0 | 2010-12-08_JP4596384B_发明专利_JP4596384B2 Client-server system, the server, the server built-in equipment and programs.docx |
| 0 | 2010-12-15_JP4598420B_发明专利_JP4598420B2 Semiconductor memory device, and timing control method_+++g_m+++.docx |
| 0 | 2011-05-12_US2011110174A_发明申请_US20110110174A1 System and Method of Operating a Memory Device_+++H_L_M_P_b_c_e_n_o_t+++.docx |
| 0 | 2011-05-18_CN101253569B_发明授权_CN101253569B 具有与逻辑电路电源电压不同的存储器分立电源电压的集成电路_+++H+++.docx |
| 0 | 2011-05-19_WO2011060172A_发明申请_WO2011060172A1 SYSTEM AND METHOD OF OPERATING A MEMORY DEVICE_+++A_B_C_d+++.docx |
| 0 | 2011-11-01_TW201137875A_发明专利_TW201137875A 操作一記憶體裝置之系統及方法 SYSTEM AND METHOD OF OPERATING A MEMORY DEVICE_+++B_c_e_g+++.docx |
权利要求1
一种电路，包括： 第一延迟电路，其被配置成将存储器时钟延迟所模拟的行解码时段以产生第一输出信号，所述第一延迟电路包括配置成延迟存储器时钟信号以提供经延迟信号的逻辑功率域部分，所述第一延迟电路进一步包括配置成根据存储器电源电压来对所述经延迟信号进行电平移位以产生所述第一输出信号的第一电平移位器； 第二延迟电路，其被配置成将所述存储器时钟信号延迟所模拟的列解码时段以产生第二输出信号，所述第二延迟电路包括配置成将所述存储器时钟信号电平移位成存储器功率域哑写时钟的第二电平移位器，所述第二延迟电路进一步包括配置成将所述哑写时钟延迟成所述第二输出信号的存储器功率域部分；以及逻辑电路，其被配置成响应于所述所模拟的行解码时段和所述所模拟的列解码时段两者的完成而处理所述第一输出信号和所述第二输出信号以断言逻辑输出信号。
你好！作为一名经验丰富的专利代理师，我已仔细阅读了你提供的目标专利权利要求以及七篇对比文件（D1-D7）。针对你的需求，我将为你进行深入的侵权/新颖性比对分析。
结论摘要
经过详细的对比分析，这七篇对比文件（D1-D7）无论是单独还是组合，均没有毫无疑义的公开或实质公开目标专利的“技术特征E”和“技术特征F”。
目标专利的核心发明点之一在于其独特的双延迟电路架构，尤其是针对跨不同功率域（逻辑功率域和存储器功率域）时的延迟建模。技术特征E和F明确限定了第二延迟电路中包含第二电平移位器，该移位器专门用于将存储器时钟信号电平移位成“存储器功率域哑写时钟”（Dummy Write Clock），并且该延迟电路还包括在存储器功率域内对该“哑写时钟”进行延迟的部分。现有技术中尽管存在多电压域的电平移位或虚拟（Dummy）延迟线的概念，但并未公开上述特定的信号转换与处理逻辑。
对比文件详细分析
为了论证上述结论，我们重点选取与“多电压域（功率域）”及“虚拟延迟/时序跟踪”最相关的几篇对比文件进行深度剖析。
1. D2 (US20100148839A1) 分析
D2是关于在多电压域电路中进行信号路径延迟自调谐的专利。
-
原文出处：段落 [0028]-[0030]。
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技术内容：D2公开了存储器系统具有较低电压域（VL）和较高电压域（VH）。为了使信号从VL域传递到VH域，D2使用了电平移位器（level shifters 68, 70, 73），将访问路径（access path 54）和读出路径（sense path 56）中的信号进行移位。
-
与特征E/F的比对：D2虽然提到了使用电平移位器跨越电压域，并且使用了延迟电路（delay circuits 74A/74B/74C），但其延迟电路是直接作用于“读出信号（sense signal）”以控制读出放大器的时序。 D2并未公开专门针对位线/列解码的“第二延迟电路”，也没有公开将存储器时钟信号电平移位成“哑写时钟（dummy write clock）”，更没有公开对该“哑写时钟”进行延迟以产生第二输出信号的技术特征。
2. D3 (US20110110174A1) / D4 (TW201137875A) / D6 (JP5432385B2) / D7 (CN102612715B) 分析
这四篇文件属于同族专利，核心内容一致，我们以中文的 D7 (CN102612715B) 为例进行分析。
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原文出处：说明书 [0030]-[0032] 段。
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技术内容：D7公开了字线驱动器存在于存储器电压域（VH）中，而其他组件在逻辑电压域（VL）中，并提到“可将电平移位器耦合于字线启用电路212与字线驱动器238之间以将字线启用信号213的电压从逻辑电压域调整到存储器电压域”。此外，D7在 [0031] 段公开了使用“虚设位线（dummy bit line 243）”和“回路电路（loop circuit 214）”来模拟延迟以产生读出放大器启用信号（SAEN）。
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与特征E/F的比对：D7虽然公开了电平移位器（用于字线启用信号）和虚拟位线（用于模拟放电延迟），但其回路电路 214 是通过输入信号 201 触发虚拟位线 243 的放电。D7 并未公开“第二延迟电路包括将存储器时钟信号电平移位成存储器功率域哑写时钟的第二电平移位器”（特征E），也未公开“将哑写时钟延迟成第二输出信号的存储器功率域部分”（特征F）。
3. D1 (US20080084780A1) 与 D5 (US08630135B2) 分析
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技术内容：D1公开了一种使用虚拟写入驱动器（dummy write driver）和虚拟位线（dummy bitline）来模拟写入时序的系统。D5公开了使用虚拟字线（DWL）和虚拟位线（DBL）生成读出放大器激活信号。
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与特征E/F的比对：这两篇文件均没有提及多功率域（逻辑功率域与存储器功率域）的概念，更不存在跨功率域的“电平移位器”来生成“哑写时钟”。因此，D1和D5均未公开特征E和F。
技术特征比对表格
| 目标专利技术特征 | 对比文件 D2 (US20100148839A1) | 对比文件 D7 (CN102612715B) | 比对结果 |
| 技术特征E：所述第二延迟电路包括配置成将所述存储器时钟信号电平移位成存储器功率域哑写时钟的第二电平移位器 |
未公开。 D2公开了电平移位器（[0028]），但其用于移位控制系统的访问/读出信号，并未公开将其用于将时钟信号移位成“哑写时钟”。 |
未公开。 D7公开了电平移位器（[0030]），用于字线启用信号。未公开用于生成“存储器功率域哑写时钟”的第二电平移位器。 |
区别特征 |
| 技术特征F：所述第二延迟电路进一步包括配置成将所述哑写时钟延迟成所述第二输出信号的存储器功率域部分 |
未公开。 D2中的延迟电路（74A-74C）处理的是 sense signal，而非“哑写时钟”。 |
未公开。 D7使用虚拟位线243进行延迟模拟（[0031]），但并未公开对前述经过电平移位的“哑写时钟”进行延迟的过程。 |
区别特征 |
总结
目标专利的权利要求1通过特定的第一延迟电路（模拟行解码/字线路径，重点在逻辑域延迟后电平移位）和第二延迟电路（模拟列解码/位线路径，重点在先电平移位成哑写时钟，然后在存储器域内延迟）的组合，巧妙且精确地解决了现代存储器架构中独立电源轨导致的时序建模不准确的问题。
提供的D1-D7虽然零散地公开了“虚拟位线”、“虚拟字线”或“多电压域下的电平移位”，但没有任何一篇文件给出了与目标专利权利要求1完全一致的系统级时序建模逻辑，尤其是针对特征E和F中关于“哑写时钟的生成及其在特定功率域下的延迟处理”。因此，基于这些对比文件，目标专利的特征E和F具备充分的新颖性和创造性。
需要我为你将这部分分析转化为针对审查意见通知书（OA）的具体答复意见草案，或者提炼出用于无效宣告程序的抗辩理由吗？
权利要求2
如权利要求1所述的电路，其特征在于，进一步包括： 存储器功率域字线； 字线发展路径，其被配置成响应于所述存储器时钟信号的边沿而将所述字线断言为所述存储器电源电压，其中字线电压的断言与所述存储器时钟信号的所述边沿之间的延迟等于行解码时段，并且其中所述第一延迟电路被配置成使得所述所模拟的行解码时段等于所述行解码时段。
权利要求3
如权利要求2所述的电路，其特征在于，所述字线发展路径包括具有第一长度的行解码总线，并且其中所述第一延迟电路包括具有等于所述第一长度的第二长度的哑行解码总线。
权利要求4
如权利要求3所述的电路，其特征在于，所述哑行解码总线包括折叠的哑行解码总线。
权利要求5
如权利要求1所述的电路，其特征在于，进一步包括： 哑字线，其中所述逻辑门被配置成使用所断言的逻辑输出信号来驱动所述哑字线；以及哑位线，其被配置成响应于所述哑字线的断言而被放电。
权利要求6
如权利要求5所述的电路，其特征在于，进一步包括： 第三延迟电路，其被配置成响应于所述哑位线的放电之后所模拟的写操作时段的完成而断言就绪输出信号，其中所述所模拟的写操作时段等于用于存储器位单元的写操作时段。
权利要求7
如权利要求5所述的电路，其特征在于，进一步包括： 多条可选支路，其耦合在所述哑位线与地之间，其中每条可选支路由对应调谐信号控制成传导。
权利要求8
如权利要求1所述的电路，其特征在于，进一步包括： 存储器功率域位线； 位线发展路径，其被配置成响应于所述存储器时钟信号的边沿并响应于要被写入位单元的数据信号而使所述位线放电，其中所述位线的放电与所述存储器时钟信号的所述边沿之间的延迟等于列解码时段，并且其中所述第二延迟电路被配置成使得所述所模拟的列解码时段等于所述列解码时段的至少一部分。
权利要求9
如权利要求8所述的电路，其特征在于，所述第二延迟电路包括具有被配置成对跨至少一个存储器组的传输延迟进行建模的长度的哑位总线。
权利要求10
如权利要求8所述的电路，其特征在于，所述位线发展路径包括具有写时钟总线传播延迟的写时钟总线，并且其中所述第二延迟电路被配置成使得所述所模拟的列解码时段等于所述列解码时段减去所述写时钟总线传播延迟。
权利要求11
如权利要求7所述的电路，其特征在于，进一步包括耦合在所述哑字线与所述哑位线之间的反相器，其中所述反相器被配置成响应于所述哑字线的断言而使所述哑位线放电。
权利要求12
如权利要求9所述的电路，其特征在于，所述哑位总线包括金属层中对应的迹线。
权利要求13
如权利要求9所述的电路，其特征在于，所述哑位总线包括折叠的哑位总线。
权利要求14
一种用于存储器的方法，包括： 使用由逻辑电源电压供电的逻辑功率域中的第一延迟路径来模拟用于存储器中的写操作的行解码时段； 使用由与所述逻辑电源电压不同的存储器电源电压供电的存储器功率域中的第二延迟路径来模拟用于所述存储器的列解码时段的一部分；以及在所模拟的行解码时段和所模拟的列解码时段部分两者完成之际，模拟字线充电时段以对所述存储器的字线发展延迟进行建模。
权利要求15
如权利要求14所述的方法，其特征在于，进一步包括：模拟位单元写时段；以及 在所述位单元写时段和所述字线充电时段完成之际，使字线放电并将位线充电至所述存储器电源电压。
权利要求16
如权利要求14所述的方法，其特征在于，所模拟的行解码时段等于所述行解码时段与所述字线充电时段之差。
权利要求17
如权利要求14所述的方法，其特征在于，进一步包括：将所述第一延迟线的输出信号电平移位成第一存储器功率域信号；以及将所述存储器时钟信号电平移位成驱动所述第二延迟路径以产生第三存储器功率域信号的第二存储器功率域信号。
权利要求18
如权利要求17所述的方法，其特征在于，进一步包括通过逻辑门来处理所述第一存储器功率域信号和所述第三存储器功率域信号以确定所模拟的行解码时段和所模拟的列解码时段部分的完成。
权利要求19
一种电路，包括： 用于在使用逻辑功率域中的第一延迟路径所模拟的用于存储器中的写操作的行解码时段完成之际断言第一输出信号的装置； 用于在使用存储器功率域中的第二延迟路径所模拟的用于所述写操作的列解码时段完成之际断言第二输出信号的装置；以及逻辑电路，其被配置成响应于所述第一输出信号的断言和所述第二输出信号的断言而断言逻辑输出信号。
权利要求20
如权利要求19所述的电路，其特征在于，进一步包括配置成响应于所述逻辑输出信号的所述断言而被充电的哑字线。