非显而易见性评估仅供参考，不构成法律建议。
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对比文件列表
| 编号 | 名称 |
|---|---|
| 0 | 2006-12-21_JP2006345079A_发明专利_JP2006345079A Image forming system.docx |
| 0 | 2012-12-27_JP2012257209A_发明专利_JP2012257209A Semiconductor device_+++C_I_a_b+++.docx |
| 0 | 2012-04-19_JP2012076707A_发明专利_JP2012076707A Apparatus for anchoring material for collecting metal in seawater.docx |
| 0 | 2011-12-08_US2011298517A_发明申请_US20110298517A1 Master-slave flip-flop circuit_+++B_C_D_E_F_G_H_M_a_i+++.docx |
| 0 | 2011-02-22_US7893175B_发明授权_US07893175B2 Ziegler-natta catalyst, preparation, and use for the polymerization of alkenes.docx |
| 0 | 2010-10-07_JP2010226083A_发明专利_JP2010226083A Semiconductor integrated circuit device.docx |
| 0 | 2010-08-03_US7768331B_发明授权_US07768331B1 State-retentive master-slave flip flop to reduce standby leakage current_+++A_B_C_H_d_e_f_g_i+++.docx |
| 0 | 2009-09-01_US7583121B_发明授权_US07583121B2 Flip-flop having logic state retention during a power down mode and method therefor_+++A_C_D_E+++.docx |
| 0 | 2009-03-05_US2009058484A_发明申请_US20090058484A1 Slave latch controlled retention flop with lower leakage and higher performance_+++C_b_d_f+++.docx |
| 0 | 2009-02-26_US2009053921A_发明申请_US20090053921A1 Device for transmitting signals and current between end points.docx |
| 0 | 2009-01-29_US2009026394A_发明申请_US20090026394A1 Volume flow regulating valve for a hydraulic system for controlling a belt-driven conical-pulley transmission.docx |
| 0 | 2008-09-11_US2008218234A_发明申请_US20080218234A1 LOW POWER FLIP-FLOP CIRCUIT_+++A_B_C_D_E+++.docx |
| 0 | 2008-09-11_US2008218233A_发明申请_US20080218233A1 Master-slave type flip-flop circuit and latch circuit_+++A_C_G+++.docx |
| 0 | 2007-01-04_US2007001729A_发明申请_US20070001729A1 Digital storage element architecture comprising dual scan clocks and preset functionality_+++A_B_C_D_E_F_G_H_M_i+++.docx |
| 0 | 1987-04-07_US4656649A_发明授权_US4656649A Clock frequency divider circuit_+++A_B_C_D_E_F_H_I_M_g+++.docx |
| 0 | 2006-12-19_US7150856B_发明授权_US07150856B2 On-spot selectively activated hydrophobic slide and preparation thereof.docx |
| 0 | 2006-12-07_US2006273837A_发明申请_US20060273837A1 Pulse latch circuit and semiconductor integrated circuit_+++A_I_c_e+++.docx |
| 0 | 2006-11-21_US7138842B_发明授权_US07138842B2 Flip-flop circuit having low power data retention_+++A_C_D_E_i+++.docx |
| 0 | 2006-10-17_US7123068B_发明授权_US07123068B1 Flip-flop circuit having low power data retention_+++A_C_D_E_G_b_f_h_i_m+++.docx |
| 0 | 2006-02-09_US2006029973A_发明申请_US20060029973A1 On-spot selectively activated hydrophobic slide and preparation thereof.docx |
| 0 | 2005-11-03_US2005242862A_发明申请_US20050242862A1 MTCMOS flip-flop, circuit including the MTCMOS flip-flop, and method of forming the MTCMOS flip-flop_+++A_F_I_b_c_d_e+++.docx |
| 0 | 2005-06-23_JP2005167184A_发明专利_JP2005167184A Semiconductor integrated circuit device_+++C_I_J_b_f_g_h_k_m+++.docx |
| 0 | 2004-01-29_JP2004025623A_发明专利_JP2004025623A Method for sorting sheet material.docx |
| 0 | 2002-06-28_JP2002185309A_发明专利_JP2002185309A Data holding circuit, semiconductor device and method for designing the same_+++C_b+++.docx |
| 0 | 1998-02-17_US5719878A_发明授权_US5719878A Scannable storage cell and method of operation_+++A_B_C_F_G_H_I_d_e_m+++.docx |
| 0 | 1995-12-12_None_发明专利_JPH07325065A Ion electrode.docx |
| 0 | 1991-05-14_US5015875A_发明授权_US5015875A Toggle-free scan flip-flop_+++A_B_C_F_d_e+++.docx |
权利要求1
一种电路，包括： 响应于时钟信号和控制信号以形成反相经延迟时钟信号的第一逻辑门； 具有由第一传送门门控的数据输入的触发器的主控级，所述主控级进一步包括用于驱动主控级输出的第二逻辑门； 具有由第二传送门耦合到所述主控级的输入的所述触发器的从动级； 其中所述第一传送门配置成响应于所述反相经延迟时钟信号被解除断言而被打开，并且其中所述第二传送门配置成响应于所述反相经延迟时钟信号被解除断言而被关闭，以及其中所述第二逻辑门响应于所述控制信号的断言来控制所述触发器的模式，所述触发器的模式选自包括设置模式和重置模式的集合。
失效
权利要求2
如权利要求1所述的电路，其特征在于，所述控制信号包括重置信号，并且其中所述第二逻辑门包括或非门。
权利要求3
如权利要求1所述的电路，其特征在于，所述控制信号被配置成提供到多个触发器电路。
权利要求4
如权利要求1所述的电路，其特征在于，所述从动级包括反相器，并且其中所述反相器的输入被耦合到两个串联耦合的上拉晶体管。
权利要求5
如权利要求4所述的电路，其特征在于，所述反相器的所述输入进一步被耦合到两个串联耦合的下拉晶体管，并且其中所述两个串联耦合的上拉晶体管的宽度大于所述两个串联耦合的下拉晶体管的宽度。
权利要求6
如权利要求5所述的电路，其特征在于，所述两个串联耦合的下拉晶体管的宽度约等于制造规则所准许的最小宽度。
权利要求7
如权利要求1所述的电路，其特征在于，所述控制信号包括设置信号，并且其中所述逻辑门包括与非门。
权利要求8
一种用于触发器的方法，包括： 响应于时钟信号和控制信号形成反相经延迟时钟信号，其中当所述控制信号被断言时，所述反相经延迟时钟信号被解除断言； 将所述控制信号断言； 响应于所述反相经延迟时钟信号被解除断言打开触发器的主控级中的第一传送门以将所述主控级从数据输入隔离； 响应于所述反相经延迟时钟信号被解除断言关闭所述触发器的从动级中的第二传送门使得所述第二传送门锁存所述主控级的输出；以及在逻辑门中处理经断言的控制信号以控制所述触发器的模式，所述逻辑门配置成控制所述主控级的输出。
权利要求9
如权利要求8所述的方法，其特征在于，断言所述控制信号包括断言重置信号，以及其中在逻辑门中处理所述经断言的控制信号包括对所述经断言的重置信号作或非。
权利要求10
如权利要求8所述的方法，其特征在于，所述从动级包括反相器，并且其中所述反相器的输入被耦合到两个串联耦合的上拉晶体管。
权利要求11
如权利要求10所述的方法，其特征在于，所述反相器被配置成生成所述从动级的输出。
权利要求12
如权利要求10所述的方法，其特征在于，所述反相器进一步被耦合到两个串联耦合的下拉晶体管，并且其中所述两个串联耦合的上拉晶体管的宽度大于所述两个串联耦合的下拉晶体管的宽度。
权利要求13
如权利要求12所述的方法，其特征在于，所述两个串联耦合的下拉晶体管的宽度约等于制造规则所准许的最小宽度。
权利要求14
如权利要求8所述的方法，其特征在于，断言所述控制信号包括断言设置信号，并且其中在逻辑门中处理所述经断言的控制信号包括对所述经断言的设置信号作与非。