好的，作为一名专利创造性评估经验丰富的资深专利代理师，我将对您提供的对比文件（US4656649A）是否公开目标专利（CN105122646B）权利要求的技术特征进行深度思考和严谨分析。
**对比文件名称：** US4656649A Clock frequency divider circuit
**目标专利名称：** CN105122646B 具有降低的保留电压的触发器
**本次调用的模型名称：** DeepSeek-R1
首先，对技术方案的理解：目标专利的核心在于通过改进触发器电路结构（特别是时钟路径和控制路径），在保留操作模式下减少或消除从动级中的漏电流路径，从而降低功耗和保留电压。其关键在于利用一个由控制信号门控的时钟延迟路径来控制主控级和从动级的传输门，以及通过特定结构的逻辑门响应控制信号来设置或重置触发器状态。
对比文件US4656649A涉及一个用于PCM系统的时钟分频电路，其核心是使用两个主从触发器（28，30）及其间的逻辑电路（48，50）来实现灵活的频率分频。其触发器结构本身是常规的CMOS门控静态D型主从触发器，其设计目标是实现分频功能并减少电路元件数量，而非针对降低保留模式下的功耗或电压。
以下将严格按照目标专利权利要求的划分进行特征比对。
### 特征比对表格
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A《直接公开》**<br>包括：响应于时钟信号和控制信号以形成反相经延迟时钟信号的第一逻辑门 | 图1及说明书第[0025]段：<br>“The clock control network 10 in turn has a clock input terminal CK and comprises a first logic inverter 16, a first logic NAND gate 18, a second logic NAND gate 20 and a second logic inverter 22... The first inverter 16 has an input terminal connected to the clock input terminal CK and an output terminal connected to one input terminal of the second NAND gate 20... The first NAND gate 18... has one input terminal connected to a source of a binary signal which serves as a first frequency selection signal S1... The other input terminal... is connected to a source of a ... synchronizing signal SFS... The output terminal of the second NAND gate 20 is connected on one hand directly to the frequency division network 12 and on the other hand through the second inverter 22 to the frequency division network 12...”<br>（时钟控制网络10具有时钟输入端子CK，并包括第一逻辑反相器16、第一逻辑与非门18、第二逻辑与非门20和第二逻辑反相器22……第一反相器16的输入端子连接到时钟输入端子CK，其输出端子连接到第二与非门20的一个输入端子……第一与非门18……的一个输入端子连接到作为第一频率选择信号S1的二进制信号源……另一个输入端子……连接到……同步信号SFS的源……第二与非门20的输出端子一方面直接连接到分频网络12，另一方面通过第二反相器22连接到分频网络12……） | 对比文件公开了一个“时钟控制网络10”，其接收时钟信号CK、控制信号（频率选择信号S1和同步信号SFS）。第二与非门20接收来自第一反相器16的时钟信号（已反相）以及来自第一与非门18的输出信号（该输出由S1和SFS控制）。第二与非门20的输出再经第二反相器22反相。因此，第二与非门20和第二反相器22的组合，响应于时钟信号CK和控制信号（S1， SFS），产生了时钟信号的反相及经延迟版本（即φ信号，参见图4(d)中的φ）。这与目标专利中“响应于时钟信号和控制信号以形成反相经延迟时钟信号的第一逻辑门”的技术特征实质相同。在目标专利中，该逻辑门是或非门133；在对比文件中，是第二与非门20和反相器22的组合，两者均实现了基于控制信号对时钟信号进行门控、反相和延迟的功能。因此，该技术特征被对比文件直接公开。 |
| **技术特征B《直接公开》**<br>具有由第一传送门门控的数据输入的触发器的主控级，所述主控级进一步包括用于驱动主控级输出的第二逻辑门 | 图2及说明书第[0028]段：<br>“The master flip-flop 28a of the first flip-flop circuit 28 comprises a transmission gate 32, a logic NAND gate 34, a logic inverter 36 and a transmission gate 38... The gate 32 has its drains connected between the input terminal D1 and one input terminal of the NAND gate 34... The NAND gate 34 has its output terminal connected to the inverted output terminal Q1 of the flip-flop circuit 28...”<br>（第一触发器电路28的主控触发器28a包括传输门32、逻辑与非门34、逻辑反相器36和传输门38……门32的漏极连接在输入端子D1和与非门34的一个输入端子之间……与非门34的输出端子连接到触发器电路28的反相输出端子Q1……） | 对比文件明确公开了触发器的主控级（master flip-flop 28a），其包含一个传输门（第一传送门）32，该传输门32门控着数据输入D1。主控级还包括一个逻辑门（第二逻辑门），即与非门34，其输出驱动着主控级的输出Q1。这与目标专利技术特征B的描述完全一致。因此，该技术特征被对比文件直接公开。 |
| **技术特征C《直接公开》**<br>具有由第二传送门耦合到所述主控级的输入的所述触发器的从动级 | 图2及说明书第[0028]段：<br>“...the slave flip-flop 28b of the first flip-flop circuit 28 comprises a transmission gate 40, logic inverters 42 and 44 and a transmission gate 46... The gate 40 has its drains connected between the output terminal of the NAND gate 34 of the master flip-flop 28a and, through the inverter 42, the non-inverted output terminal Q1 of the flip-flop circuit 28.”<br>（……第一触发器电路28的从动触发器28b包括传输门40、逻辑反相器42和44以及传输门46……门40的漏极连接在主控触发器28a的与非门34的输出端子和（通过反相器42）触发器电路28的非反相输出端子Q1之间。） | 对比文件明确公开了触发器的从动级（slave flip-flop 28b），其包含一个传输门（第二传送门）40。该传输门40的输入直接连接到主控级（28a）的输出（即与非门34的输出）。因此，从动级确实通过第二传送门40耦合到主控级的输出。这与目标专利技术特征C的描述完全一致。因此，该技术特征被对比文件直接公开。 |
| **技术特征D《直接公开》**<br>其中所述第一传送门配置成响应于所述反相经延迟时钟信号被解除断言而被打开， | 图2及说明书第[0028]段：<br>“The gate 32 has its p-channel gate connected to the control pulse supply line 24 for the non-inverted control pulses φ and its n-channel gate connected to the control pulse supply line 26 for the inverted control pulses φ.”<br>（门32的p沟道栅极连接到用于非反相控制脉冲φ的控制脉冲供应线24，其n沟道栅极连接到用于反相控制脉冲φ的控制脉冲供应线26。）<br>结合对CMOS传输门工作原理的公知常识：当φ为低电平（逻辑0）、φ为高电平（逻辑1）时，传输门导通（打开）。 | 对比文件中，主控级的传输门32（第一传送门）由φ和φ信号控制。根据CMOS传输门的工作原理，当φ为低电平（逻辑0）、φ为高电平（逻辑1）时，传输门导通。φ是φ的反相信号。因此，“反相经延迟时钟信号”在对比文件中对应于φ。当φ被解除断言（即变为低电平）时，其反相信号φ则为高电平，此时传输门32导通（打开）。这与目标专利技术特征D的描述一致。因此，该技术特征被对比文件直接公开。 |
| **技术特征E《直接公开》**<br>并且其中所述第二传送门配置成响应于所述反相经延迟时钟信号被解除断言而被关闭， | 图2及说明书第[0028]段：<br>“The gate 40 has its p-channel gate connected to the second control pulse supply line 26 for the inverted control pulses φ and its n-channel gate connected to the first control pulse supply line 24 for the non-inverted control pulses φ.”<br>（门40的p沟道栅极连接到用于反相控制脉冲φ的第二控制脉冲供应线26，其n沟道栅极连接到用于非反相控制脉冲φ的第一控制脉冲供应线24。）<br>结合对CMOS传输门工作原理的公知常识：当φ为低电平（逻辑0）、φ为高电平（逻辑1）时，传输门关断（关闭）。 | 对比文件中，从动级的传输门40（第二传送门）同样由φ和φ信号控制，但其p沟道和n沟道的连接与门32相反。根据CMOS传输门的工作原理，当φ为低电平（逻辑0）、φ为高电平（逻辑1）时，对于门40而言，p沟道和n沟道均未完全导通，传输门关断（关闭）。这与技术特征D的分析逻辑一致，当“反相经延迟时钟信号”φ被解除断言（低电平）时，传输门40关闭。这与目标专利技术特征E的描述一致。因此，该技术特征被对比文件直接公开。 |
| **技术特征F《直接公开》**<br>以及其中所述第二逻辑门响应于所述控制信号的断言来控制所述触发器的模式， | 图2及说明书第[0028]段：<br>“The other input terminal of the NAND gate 34 is connected to the set terminal S of the flip-flop circuit 28.”<br>（与非门34的另一输入端子连接到触发器电路28的设置端子S。）<br>说明书第[0034]段描述了操作：“In the presence of the logic ‘0’ signal at the set terminal S, a logic ‘1’ signal is present at the output terminal of the NAND gate 34...”。<br>（在设置端子S处存在逻辑“0”信号的情况下，与非门34的输出端子处存在逻辑“1”信号……） | 对比文件中，主控级的第二逻辑门（与非门34）的另一个输入端连接到设置信号S。当设置信号S被断言（例如，变为逻辑0）时，无论其另一个输入（来自传输门32的数据）是什么，与非门34的输出都被强制为逻辑1，从而将主控级的输出Q1设置为高电平，进而通过从动级影响最终输出。这实质上是通过控制信号（S）的断言来控制触发器的模式（设置模式）。因此，该技术特征被对比文件直接公开。 |
| **技术特征G《隐含公开》**<br>所述触发器的模式选自包括设置模式和重置模式的集合。 | 说明书第[0029]段：<br>“Similarly, the second flip-flop circuit 30... has an input terminal D2, inverted and non-inverted output terminals Q2 and Q2 and a reset terminal R as shown in FIG. 3.”<br>（类似地，第二触发器电路30……具有输入端子D2、反相和非反相输出端子Q2和Q2以及如图3所示的复位端子R。）<br>图3显示主控级30a中使用的是或非门34’，其一个输入端连接到复位端子R。 | 对比文件公开了两种类型的触发器：图2的触发器28具有设置端子S，图3的触发器30具有复位端子R。这表明对比文件所涉及的触发器电路可以具有设置模式或重置模式。虽然在一个具体的触发器实例（如28或30）中可能只具备其中一种模式，但对比文件作为一个整体，已经教导了触发器可以具有设置或重置功能，即其操作模式可以选自设置模式和重置模式的集合。本领域技术人员能够从对比文件中毫无疑义地推导出这一点。因此，该技术特征被对比文件隐含公开。 |
| **技术特征H《直接公开》**<br>其特征在于，所述控制信号包括重置信号，并且其中所述第二逻辑门包括或非门。 | 图3及说明书第[0029]段：<br>“...the master flip-flop 30a thereof comprises a transmission gate 32‘, a logic NOR gate 34’, a logic inverter 36‘ and a transmission gate 38’... The other input terminal of which is connected to the reset terminal R of the flip-flop circuit 30.”<br>（……其主控触发器30a包括传输门32’、逻辑或非门34’、逻辑反相器36’和传输门38’……其另一个输入端子连接到触发器电路30的复位端子R。） | 对比文件图3明确公开了另一个触发器（30）的主控级，其第二逻辑门是或非门34’，并且该或非门34’的一个输入端连接到复位信号R（即重置信号）。这与技术特征H的限定完全吻合。因此，该技术特征被对比文件直接公开。 |
| **技术特征I《直接公开》**<br>其特征在于，所述控制信号被配置成提供到多个触发器电路。 | 说明书第[0025]段：<br>“Thus, the frequency division network 12 has a first control pulse supply line 24 for the non-inverted control pulses φ connected to the output terminal of the second NAND gate 20 and a second control pulse supply line 26 for the inverted control pulses φ connected to the output terminal of the second inverter 22.”<br>（因此，分频网络12具有用于非反相控制脉冲φ的第一控制脉冲供应线24，连接到第二与非门20的输出端子；以及用于反相控制脉冲φ的第二控制脉冲供应线26，连接到第二反相器22的输出端子。）<br>图1显示控制脉冲线24和26连接到两个触发器电路（28和30）。 | 对比文件中，由时钟控制网络10产生的控制脉冲φ和φ通过公共的控制脉冲供应线（24， 26）被提供到分频网络12中的多个触发器电路（即触发器28和30）。这明确公开了控制信号（φ/φ）被配置成提供到多个触发器电路。因此，该技术特征被对比文件直接公开。 |
| **技术特征J《未公开》**<br>其特征在于，所述从动级包括反相器，并且其中所述反相器的输入被耦合到两个串联耦合的上拉晶体管。 | 图2及说明书第[0028]段描述了从动级28b的结构：包括传输门40、反相器42和44、传输门46。并未提及任何“两个串联耦合的上拉晶体管”连接到反相器42的输入。从动级的锁存结构由交叉耦合的反相器（42和44）及传输门46形成，是标准的CMOS锁存器结构，其内部包含上拉和下拉晶体管，但并未描述为“两个串联耦合的上拉晶体管”这种特定连接关系。 | 目标专利技术特征J、K、L描述的是从动级中为降低漏电流而采用的特定晶体管堆叠和尺寸优化设计（参见目标专利说明书[0041]-[0043]段）。对比文件中的从动级是常规的CMOS静态锁存器结构，其反相器42的输入节点由传输门40和传输门46控制，并连接到反相器42的输入和反相器44的输出。对比文件完全没有公开“两个串联耦合的上拉晶体管”耦合到反相器输入这一具体结构。该特征在对比文件中既未明确描述，也无法从中隐含推导得出。因此，该技术特征未被对比文件公开。 |
| **技术特征K《未公开》**<br>其特征在于，所述反相器的所述输入进一步被耦合到两个串联耦合的下拉晶体管，并且其中所述两个串联耦合的上拉晶体管的宽度大于所述两个串联耦合的下拉晶体管的宽度。 | 同上。对比文件未公开“两个串联耦合的下拉晶体管”这一结构，更未公开上拉晶体管与下拉晶体管宽度之间的比较关系。 | 如特征J所述，对比文件未公开该特定的晶体管堆叠结构。关于晶体管宽度的比较关系，是对特定优化设计的进一步限定，在对比文件中毫无记载。因此，该技术特征未被对比文件公开。 |
| **技术特征L《未公开》**<br>其特征在于，所述两个串联耦合的下拉晶体管的宽度约等于制造规则所准许的最小宽度。 | 同上。对比文件未公开“两个串联耦合的下拉晶体管”这一结构，也未提及任何晶体管的宽度被设置为制造规则所准许的最小宽度。 | 该特征是对晶体管尺寸的进一步具体限定，属于为实现特定技术效果（降低漏电流）而采取的详细设计规则。对比文件中完全没有涉及此类内容。因此，该技术特征未被对比文件公开。 |
| **技术特征M《直接公开》**<br>其特征在于，所述控制信号包括设置信号，并且其中所述逻辑门包括与非门。 | 图2及说明书第[0028]段：<br>“The master flip-flop 28a of the first flip-flop circuit 28 comprises a transmission gate 32, a logic NAND gate 34... The other input terminal of the NAND gate 34 is connected to the set terminal S of the flip-flop circuit 28.”<br>（第一触发器电路28的主控触发器28a包括传输门32、逻辑与非门34……与非门34的另一输入端子连接到触发器电路28的设置端子S。） | 对比文件图2明确公开了触发器28的主控级，其第二逻辑门是与非门34，并且该与非门34的一个输入端连接到设置信号S。这与技术特征M的限定完全吻合。这是与技术特征H并列的另一个具体实施例。因此，该技术特征被对比文件直接公开。 |
### 总结与代码输出
根据以上特征比对分析：
- 技术特征A、B、C、D、E、F、H、I、M被对比文件**直接公开**。
- 技术特征G被对比文件**隐含公开**。
- 技术特征J、K、L**未被公开**。
根据输出格式要求，在回答结尾插入对应的代码：
<<<A>>><<<B>>><<<C>>><<<D>>><<<E>>><<<F>>><<<H>>><<<I>>><<<M>>><<<g>>>