非显而易见性评估仅供参考，不构成法律建议。
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对比文件列表
| 编号 | 名称 |
|---|---|
| 0 | 1952-07-08_US2602550A_发明授权_US2602550A Clothesline and clothespin combination.docx |
| 0 | 1989-03-28_US4816700A_发明授权_US4816700A Two-phase non-overlapping clock generator_+++A_b+++.docx |
| 0 | 1993-06-15_US5220216A_发明授权_US5220216A Programmable driving power of a CMOS gate.docx |
| 0 | 1994-08-23_US5341031A_发明授权_US5341031A Stable high speed clock generator_+++A_B_C_D_E_F_H_I_L_M_Q_r_s_w+++.docx |
| 0 | 1996-12-24_US5587672A_发明授权_US5587672A Dynamic logic having power-down mode with periodic clock refresh for a low-power graphics controller.docx |
| 0 | 2001-09-18_US6292041B_发明授权_US06292041B1 Circuit and method for limiting subthreshold leakage_+++a_b+++.docx |
| 0 | 2003-09-09_US6617904B_发明授权_US06617904B1 Electronic circuit with clock generating circuit_+++a_b+++.docx |
| 0 | 2007-05-17_US2007109019A_发明申请_US20070109019A1 High speed transceiver with low power consumption.docx |
| 0 | 2008-07-10_US2008164927A_发明申请_US20080164927A1 Low-Phase Noise Low-Power Accurate I_Q Generator Using A Dynamic Frequency Divider_+++A_G+++.docx |
| 0 | 2008-07-17_US2008169857A_发明申请_US20080169857A1 Hierarchical Scalable High Resolution Digital Programmable Delay Circuit.docx |
| 0 | 2008-08-07_US2008186063A_发明申请_US20080186063A1 Reduced-noise frequency divider system_+++A+++.docx |
| 0 | 2008-12-04_US2008297258A_发明申请_US20080297258A1 Variable impedance circuit; and variable impedance system, filter circuit, amplifier, and communication system using the same.docx |
| 0 | 2008-12-18_US2008313485A_发明申请_US20080313485A1 DATA PIPELINE WITH LARGE TUNING RANGE OF CLOCK SIGNALS.docx |
| 0 | US2007290737A1_Description_20260321_0325.docx |
权利要求1
一种用于频率划分的设备，其包含： 单端分频器，其操作以： 在频率上对时钟信号进行划分；且 提供第一及第二单端信号，所述第一单端信号的上升沿从所述第二单端信号的上升沿延迟第一时间；及同步电路，其耦合到所述单端分频器，所述同步电路经配置以对所述第一单端信号及第二单端信号去偏斜，且操作以：产生差分输出信号，所述差分输出信号包括对应所述第一单端信号的第一差分输出信号及对应所述第二单端信号的第二差分输出信号； 基于所述时钟信号对所述第一单端信号，而非所述第二单端信号进行重新取样以获得所述第一差分输出信号； 基于所述时钟信号对所述第二单端信号进行重新取样以获得所述第二差分输出信号； 及 输出所述差分输出信号， 其中所述第一差分输出信号和第二差分输出信号从所述时钟信号去偏斜且偏移统一时间。
在处理这起专利无效案件时，我们需要极其精准地拆解目标专利的权利要求，并将其与对比文件的公开内容进行严密的比对。目标专利的核心发明点在于：利用单端分频器降低功耗，但由于单端器件自身固有的延迟会导致两个输出信号产生偏斜（Skew），因此引入同步电路，利用原始时钟信号分别对这两个偏斜的单端信号进行重新取样，从而输出去偏斜且对齐的差分信号。
为了确立坚实的无效理由，以下是各对比文件对权利要求1技术特征的公开情况分析及最接近对比文件的评估。
技术特征比对概览
| 技术特征 | 核心内容简述 | D2 (US5341031A) | D4 (US6617904B) | D6 (US2008186063A) | D1, D3, D5 |
| A | 单端分频器，在频率上划分时钟信号 | ✓实质公开 | ✓实质公开 | ✓实质公开 | D1/D5公开了分频 |
| B | 提供第一及第二单端信号，存在延迟（偏斜） | ✓实质公开 | ✓明确公开 | ✓明确公开 | ✗未针对此特征 |
| C | 同步电路去偏斜，产生第一/第二差分输出 | O部分公开 | O部分公开 | O部分公开 | ✗未公开 |
| D | 用时钟信号仅对第一单端信号重新取样 | ✓明确公开 | ✓明确公开 | ✓明确公开 | ✗未公开 |
| E | 用时钟信号对第二单端信号重新取样 | ✓明确公开 | ✓明确公开 | ✓明确公开 | ✗未公开 |
| F | 输出去偏斜且偏移统一时间的差分输出信号 | ✓实质公开 | ✓明确公开 | ✓实质公开 | ✗未公开 |
(注：D1、D3、D5的技术方向与“利用重新取样去偏斜”的关联度较弱，在创造性评价的主线构建中适合作为辅证或本领域公知常识的印证，不作为主要对比文件展开。)
各对比文件公开细节深度剖析
1. D4 (US6617904B)：时钟同步与去偏斜
D4 是针对权利要求1杀伤力极强的对比文件，其完美契合了“重新取样以对齐边缘”的逻辑。
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特征A & B：D4 公开了时钟处理电路（clock processing circuit 122）产生衍生时钟信号（derived clock signals CLK_1_asyn 和 CLK_2_asyn）。说明书明确指出处理过程会导致延迟，使得衍生信号具有不明确的相位关系（“This processing causes delays, which give the derived clock signal an ill-defined phase relation with respect to the input clock signal”），这实质上公开了特征B中的信号延迟与偏斜。
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特征C, D, E：D4 公开了多个双边沿触发触发器（dual edge triggered flip-flops 124a-c），它们共同构成了“同步电路”。这些触发器接收同一个主输入时钟（CLK_0）。触发器分别独立地对 CLK_1_asyn 和 CLK_2_asyn 进行重新取样（“These flip-flops are followed by... sample the derived clock signal...”）。这完全对应了特征D和E中“基于时钟信号分别对第一、第二单端信号进行重新取样”的操作。
-
特征F：D4 明确指出，由于使用主时钟重新取样，衍生时钟信号的边缘得以对齐（“As a result, edges in the sampled clock signals CLK_1, CLK_2 coincide with one another”）。这毫无异议地公开了“去偏斜且偏移统一时间”。
2. D2 (US5341031A)：减少时钟延迟的锁存架构
D2 的电路结构与目标专利非常相似，其实质操作也是通过重新取样来消除前端分频逻辑带来的延迟。
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特征A & B：D2 公开了分频电路（frequency dividing circuit 52），输出两个分频时钟（frequency-divided clocks 22 and 22'）。从时序图（FIG. 14）可以看出它们之间存在相位差和延迟。
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特征C, D, E：D2 在分频电路和输出驱动之间设置了锁存器（latches 19 and 19'）。外部时钟（external clock 1）直接输入到一个锁存器，反相后的外部时钟输入到另一个。这两个锁存器分别对分频时钟 22 和 22' 进行采样（“sampled in the latches 19 and 19' according to the external clock signal 1 and the signal inverted by the inverter 20, respectively”）。这实质上公开了基于源时钟对两个存在延迟的信号分别进行独立取样。
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特征F：D2 明确说明此举使得输出的内部时钟 IC1 和 IC2 的相位提前，从而减少了整体的延迟（“the delay seen from the clock input 1 is made small”），起到了重新对齐的作用。
3. D6 (US2008186063A)：降噪与重采样
D6 虽然主要解决的是相位噪声（Jitter）问题，但其技术手段同样是重采样。
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特征A, B, D, E：D6 公开了分频器（114）产生分频信号（520），并通过延迟模块（502）产生延迟分频信号（524）。双重采样器（dual resampler 508）利用输入时钟（106）的同相和反相分量，分别对信号 520 和 524 进行重新取样（“resamples the divided signal 520... and additionally operates in response to the in-phase sampling clock signal component... to resample the delayed divided signal 524”）。
最接近的对比文件（CPA）评估
在创造性分析中，选择最接近的对比文件需考量解决的技术问题和技术效果的同源性。
首选最接近的对比文件：D4 (US6617904B)
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技术问题契合度：目标专利旨在解决前端电路带来的“时序偏斜（Timing Skew）”问题；D4 明确指出要解决由于处理导致的“不明确的相位关系（ill-defined phase relation）”和“延迟（delays）”，这在电学本质上与目标专利要解决的偏斜问题完全一致。
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技术效果契合度：目标专利的效果是“去偏斜（de-skew）”；D4 明确达到的效果是使采样后的时钟信号边缘完全重合（“edges... coincide with one another”）。
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适用性分析：D4 几乎覆盖了权利要求1中关于重新取样和去偏斜的所有核心步骤，是发起“三步法”攻击的最佳基石。
备选最接近的对比文件：D2 (US5341031A)
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D2 也是一个极佳的 CPA 选择，因为它的硬件拓扑结构（分频器 -> 两个独立锁存器由主时钟驱动 -> 缓冲输出）与目标专利在具体实施方式上的电路结构高度重合。其解决的技术问题是“减小输入与输出时钟之间的时间延迟（decrease the time delay between the input clock and output clock）”。
尚未被 CPA 彻底公开的特征及结合策略
如果以 D4 为最接近的对比文件，其尚未明确咬合的字眼在于：
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“单端分频器（Single-ended frequency divider）”与“差分输出信号（Differential output signal）”的术语界定：D4 称之为“clock processing circuit”输出“sampled clock signals”，并未生硬地贴上“差分”或“单端”的标签。
弥补策略：
这是本领域极为常规的技术词汇转换。在射频和高速数字电路中，为了降低功耗采用单端处理，最后再转为差分对以提高抗干扰能力，属于本领域的公知常识。
此外，可以结合 D5 (US2008164927A)。D5 明确探讨了分频器在产生正交/差分信号（I/Q signals, differential signals）中的应用，指出动态 CMOS 分频器（类似于单端）能够降低功耗。将 D4 的同步去偏斜机制应用于产生差分信号的分频架构中，对于本领域技术人员而言是显而易见的，不会产生预料不到的技术效果。
我们可以直接基于 D4 结合本领域公知常识，或者基于 D4 结合 D2/D5 提出强有力的创造性无效理由。您希望我接下来为您直接起草针对权利要求1的具体无效理由（例如：依据《专利法》第22条第3款的详细评述），还是继续对从属权利要求进行拆解？
权利要求2
根据权利要求1所述的设备，其中所述单端分频器包含耦合成回路的第一反相器、第二反相器及第三反相器，所述第一反相器由所述时钟信号的第一版本锁存，所述第二反相器由所述时钟信号的第二版本锁存，所述第一及第二单端信号为来自所述第二反相器及第三反相器的输出。
权利要求3
根据权利要求1所述的设备，其中所述同步电路包含：第一及第二开关，其耦合到所述单端分频器且操作以分别接收所述第一及第二单端信号；及第一及第二反相器，其分别耦合到所述第一及第二开关且操作以提供所述差分输出信号。
权利要求4
根据权利要求1所述的设备，其中所述同步电路包含：第一及第二反相器，其耦合到所述单端分频器且操作以分别接收所述第一及第二单端信号；及第一及第二开关，其分别耦合到所述第一及第二反相器且操作以分别启用及停用所述第一及第二反相器。
权利要求5
根据权利要求1所述的设备，其中所述同步电路包含：第一及第二开关，其耦合到所述单端分频器且操作以分别接收所述第一及第二单端信号； 第一及第二反相器，其分别耦合到所述第一及第二开关； 第三及第四开关，其分别耦合到所述第一及第二反相器； 第三及第四反相器，其分别耦合到所述第三及第四开关；且操作以提供所述差分输出信号。
权利要求6
根据权利要求5所述的设备，其中所述第一及第二开关是基于所述时钟信号的第一版本来控制的，且其中所述第三及第四开关是基于所述时钟信号的第二版本来控制的。
权利要求7
根据权利要求1所述的设备，其中所述单端分频器进一步操作以提供第三及第四单端信号，且其中所述同步电路包含：第一、第二、第三及第四开关，其耦合到所述单端分频器且操作以分别接收所述第一、第二、第三及第四单端信号；及第一、第二、第三及第四反相器，其分别耦合到所述第一、第二、第三及第四开关，所述第一及第二反相器提供差分同相本机振荡器信号，且所述第三及第四反相器提供差分正交本机振荡器信号。
权利要求8
根据权利要求7所述的设备，其中所述同步电路进一步包含：第五、第六、第七及第八开关，其分别耦合到所述第一、第二、第三及第四反相器；及第五、第六、第七及第八反相器，其分别耦合到所述第五、第六、第七及第八开关，所述第五及第六反相器提供所述差分同相本机振荡器信号，且所述第七及第八反相器提供所述差分正交本机振荡器信号。
权利要求9
根据权利要求8所述的设备，其中所述第一、第二、第七及第八开关是基于所述时钟信号的第一版本来控制的，且其中所述第三、第四、第五及第六开关是基于所述时钟信号的第二版本来控制的。
权利要求10
根据权利要求1所述的设备，其中所述同步电路包含同相/正交同步电路，其同步同相沟道和正交沟道上的信号。
权利要求11
一种无线装置，其包含： 频率转换器，其操作以： 用差分本机振荡器信号对输入信号进行频率转换；且 提供经频率转换的信号； 本机振荡器信号产生器，其耦合到所述频率转换器且包含：单端分频器，其操作以： 在频率上对时钟信号进行划分；且 提供第一及第二单端信号，所述第一单端信号的上升沿从所述第二单端信号的上升沿延迟第一时间；及同步电路，其耦合到所述单端分频器，所述同步电路经配置以对所述第一单端信号及第二单端信号去偏斜，且操作以：产生所述差分本机振荡器信号，所述差分本机振荡器信号包括对应所述第一单端信号的第一差分本机振荡器信号及对应所述第二单端信号的第二差分本机振荡器信号； 基于所述时钟信号对所述第一单端信号，而非所述第二单端信号进行重新取样以获得所述第一差分本机振荡器信号； 基于所述时钟信号对所述第二单端信号进行重新取样以获得所述第二差分本机振荡器信号；及产生所述差分本机振荡器信号；及 天线，其以操作方式耦合到所述频率转换器， 其中所述第一差分本机振荡器信号和第二差分本机振荡器信号从所述时钟信号去偏斜且偏移统一时间。
权利要求12
根据权利要求11所述的无线装置，其中所述单端分频器操作以进一步提供第三及第四单端信号，且其中所述同步电路操作以：基于所述时钟信号对所述第一、第二、第三及第四单端信号进行重新取样；且提供差分同相本机振荡器信号及差分正交本机振荡器信号。
权利要求13
根据权利要求12所述的无线装置，其中所述频率转换器包含下变频转换器，所述下变频转换器操作以用所述差分同相本机振荡器信号及所述差分正交本机振荡器信号对输入射频信号进行下变频转换且提供同相及正交经下变频转换的信号。
权利要求14
根据权利要求12所述的无线装置，其中所述频率转换器包含上变频转换器，所述上变频转换器操作以用所述差分同相本机振荡器信号及所述差分正交本机振荡器信号对输入同相及正交基带信号进行上变频转换且提供经上变频转换的信号。
权利要求15
根据权利要求11所述的无线装置，其中所述同步电路包含同相/正交同步电路，其同步同相沟道和正交沟道上的信号。
权利要求16
一种用于频率划分的方法，其包含： 在频率上对时钟信号进行划分以获得具有时序偏斜的第一及第二单端信号，所述第一单端信号的上升沿从所述第二单端信号的上升沿延迟第一时间； 产生具有减小的时序偏斜的差分输出信号，其中所述产生去偏斜所述第一单端信号和所述第二单端信号，其中所述差分输出信号包括对应所述第一单端信号的第一差分输出信号及对应所述第二单端信号的第二差分输出信号； 基于所述时钟信号对所述第一单端信号，而非所述第二单端信号进行重新取样以获得所述第一差分输出信号；及基于所述时钟信号对所述第二单端信号进行重新取样以获得所述第二差分输出信号，其中所述第一差分输出信号和第二差分输出信号从所述时钟信号去偏斜且偏移统一时间。
权利要求17
根据权利要求16所述的方法，其中所述对所述时钟信号进行划分包含：用所述时钟信号的第一版本锁存所述第一单端信号以获得第三单端信号； 用所述时钟信号的第二版本锁存所述第三单端信号以获得所述第二单端信号；及使所述第二单端信号反相以获得所述第一单端信号。
权利要求18
根据权利要求16所述的方法，其中所述对所述第一及第二单端信号进行重新取样包含：用第一取样与保持电路或第一锁存器对所述第一单端信号进行重新取样以获得所述第一差分输出信号；及用第二取样与保持电路或第二锁存器对所述第二单端信号进行重新取样以获得所述第二差分输出信号。
权利要求19
根据权利要求16所述的方法，其中所述对所述第一单端信号进行重新取样包含：用基于所述时钟信号的第一版本进行操作的第一重新取样级对所述第一单端信号进行重新取样；及用基于所述时钟信号的第二版本进行操作的第二重新取样级对所述第一重新取样级的输出进行重新取样以获得所述第一差分输出信号。
权利要求20
根据权利要求16所述的方法，其中所述对所述时钟信号进行划分包含在频率上对所述时钟信号进行划分以获得第一、第二、第三及第四单端信号，且其中所述对所述第一及第二单端信号进行重新取样包含对所述第一、第二、第三及第四单端信号进行重新取样以获得差分同相本机振荡器信号及差分正交本机振荡器信号。
权利要求21
根据权利要求16所述的方法，其中对所述第一单端信号进行重新取样包含在同相沟道上对所述第一单端信号进行重新取样及其中对所述第二单端信号进行重新取样包含在正交沟道上对所述第二单端信号进行重新取样。
权利要求22
一种用于频率划分的设备，其包含： 用于在频率上对时钟信号进行划分以获得具有时序偏斜的第一及第二单端信号的装置，所述第一单端信号的上升沿从所述第二单端信号的上升沿延迟第一时间；及用于产生具有减小的时序偏斜的差分输出信号的装置，所述用于产生的装置经配置以去偏斜所述第一单端信号和所述第二单端信号，其中所述差分输出信号包括对应所述第一单端信号的第一差分输出信号及对应所述第二单端信号的第二差分输出信号，且其中所述用于产生具有减小的时序偏斜的差分输出信号的装置包括：第一装置，其基于所述时钟信号对所述第一单端信号，而非所述第二单端信号进行重新取样以获得所述第一差分输出信号；及第二装置，其基于所述时钟信号对所述第二单端信号进行重新取样以获得所述第二差分输出信号，其中所述第一差分输出信号和第二差分输出信号从所述时钟信号去偏斜且偏移统一时间。
权利要求23
根据权利要求22所述的设备，其中所述用于对所述时钟信号进行划分的装置包含：用于用所述时钟信号且不含其他信号的第一版本锁存所述第一单端信号以获得第三单端信号的装置； 用于用所述时钟信号且不含其他信号的第二版本锁存所述第三单端信号以获得所述第二单端信号的装置；及用于使所述第二单端信号反相以获得所述第一单端信号的装置。
权利要求24
根据权利要求22所述的设备，其中所述用于对所述第一单端信号进行重新取样的装置包含用于用第一取样与保持电路或第一锁存器对所述第一单端信号进行重新取样以获得所述第一差分信号的装置，及其中用于对所述第二单端信号进行重新取样的装置包含用于用第二取样与保持电路或第二锁存器对所述第二单端信号进行重新取样以获得所述第二差分信号的装置。
权利要求25
根据权利要求22所述的设备，其中所述用于对所述第一单端信号进行重新取样的装置包含：用于用基于所述时钟信号的第一版本进行操作的第一重新取样级对所述第一单端信号进行重新取样的装置；及用于用基于所述时钟信号的第二版本进行操作的第二重新取样级对所述第一重新取样级的输出进行重新取样以获得所述第一差分信号的装置。
权利要求26
根据权利要求22所述的设备，其中所述用于对所述时钟信号进行划分的装置包含用于在频率上对所述时钟信号进行划分以获得第一、第二、第三及第四单端信号的装置，且其中所述用于对所述第一及第二单端信号进行重新取样的装置包含用于对所述第一、第二、第三及第四单端信号进行重新取样以获得差分同相本机振荡器信号及差分正交本机振荡器信号的装置。
权利要求27
根据权利要求22所述的设备，其中用于重新取样的第一装置在同相沟道上对所述第一单端信号进行重新取样及其中用于重新取样的第二装置在正交沟道上对所述第二单端信号进行重新取样。