**对比文件名称：** 1989-03-28_US4816700A_发明授权_US4816700A Two-phase non-overlapping clock generator
**目标专利名称：** 419具有同步化输出的分频器CN102356369B
**模型名称：** 深度求索
### 特征比对表格
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **A**：其包含：单端分频器，其操作以：在频率上对时钟信号进行划分《直接公开》 | [2] “A divider circuit divides the input waveforms into a pair of intermediate waveforms.” （分频电路将输入波形分成一对中间波形。） | 对比文件明确公开了“分频电路”（divider circuit），其功能是将输入时钟信号的频率进行划分（例如除以二），这与特征A中“单端分频器，其操作以：在频率上对时钟信号进行划分”的作用和功能完全相同，均是接收一个时钟信号并产生一个较低频率的信号。因此，本领域技术人员能够毫无疑义地确定对比文件公开了该技术特征。 |
| **B**：提供第一及第二单端信号，所述第一单端信号的上升沿从所述第二单端信号的上升沿延迟第一时间《隐含公开》 | [2] “...the clock driver waveshaper and buffer (22) that generates the PH1 and PH2 clock lines (24, 26) and the inversions of these lines PH1I and PH2I (28, 30)...” （...时钟驱动器波形整形器和缓冲器（22）产生PH1和PH2时钟线（24，26）以及这些线的反相PH1I和PH2I（28，30）...）以及图8时序图显示PH1与PH2为相位不同（非重叠）的波形。 | 对比文件公开了其电路生成两相非重叠时钟信号PH1和PH2。根据图8的时序图以及说明书对非重叠时钟的定义（条件1和3），PH1和PH2信号是交替有效且互不重叠的，这意味着其中一个信号的边沿（例如上升沿）必然与另一个信号的边沿在时间上存在延迟，以确保“非重叠”（non-overlap time）。虽然对比文件未明确量化此延迟为“第一时间”，但本领域技术人员阅读对比文件后，能够合理推断出为满足“非重叠”的技术要求，PH1和PH2信号的对应边沿（如上升沿）之间必然存在一个时间延迟。因此，该技术特征被隐含公开。 |
| **C**：及同步电路，其耦合到所述单端分频器，所述同步电路经配置以对所述第一单端信号及第二单端信号去偏斜，且操作以：产生差分输出信号，所述差分输出信号包括对应所述第一单端信号的第一差分输出信号及对应所述第二单端信号的第二差分输出信号《未公开》 | [2] “The driver circuit utilizes the intermediate waveforms occurring at the divided-down frequency and the input waveform occurring at the system clock frequency to produce a pair of final waveforms.” （驱动电路利用发生在分频后频率的中间波形和发生在系统时钟频率的输入波形来产生一对最终波形。） | 目标专利中“同步电路”的核心作用是“对所述第一单端信号及第二单端信号去偏斜”，以解决单端分频器内部延迟（如反相器延迟）导致的输出信号时序偏斜问题，从而产生时间对准良好的差分输出信号（如OUT和OUTb）。对比文件中的“驱动电路”（driver circuit）或“时钟驱动器波形整形器和缓冲器”（clock driver waveshaper and buffer）虽然也接收分频后的信号并产生两相输出（PH1, PH2），但其主要目的是根据输入的外部时钟（CLK）对分频后的信号进行“同步”或“整形”，以生成满足“非重叠”和“对称”条件的时钟信号，并最小化外部时钟与内部时钟之间的延迟（时钟偏移）。对比文件并未提及或解决由于分频器内部元件（如反相器）延迟引起的两个输出信号之间的“偏斜”（skew）问题，也未强调其输出是一对互补的差分信号。因此，对比文件中的驱动电路在目的、作用和输出特性上均与目标专利的“同步电路”不同，未公开该特征。 |
| **D**：基于所述时钟信号对所述第一单端信号，而非所述第二单端信号进行重新取样以获得所述第一差分输出信号《未公开》 | 无对应内容。 | 目标专利中明确限定了分别对两个单端信号进行重新取样以获得对应的差分输出信号。对比文件虽然描述了利用外部时钟（CLK）来产生最终的PH1和PH2波形，但并未公开一个针对“第一单端信号”进行独立“重新取样”以生成“第一差分输出信号”的具体电路或过程。其驱动电路的工作机制（如图6、8所述）涉及多个节点（A, B, C, D）的交互和触发条件，并非简单的对分频后的中间信号（如DRIV）进行“重新取样”。因此，该具体限定未被公开。 |
| **E**：基于所述时钟信号对所述第二单端信号进行重新取样以获得所述第二差分输出信号《未公开》 | 无对应内容。 | 与特征D同理，对比文件未公开针对“第二单端信号”进行独立“重新取样”以生成“第二差分输出信号”的具体电路或过程。 |
| **F**：及输出所述差分输出信号，其中所述第一差分输出信号和第二差分输出信号从所述时钟信号去偏斜且偏移统一时间。《未公开》 | [2] “...produce a pair of final waveforms. The final waveforms have signal voltage transitions of opposing polarity occurring at the divided-down frequency, but triggerred by and in synchronism with the input waveform occurring at the external clock frequency.” （...产生一对最终波形。最终波形具有发生在分频后频率的相反极性的信号电压转换，但是由发生在外部时钟频率的输入波形触发并与之同步。） | 对比文件公开了最终波形（PH1, PH2）由外部输入时钟（CLK）触发并与之同步，这可以理解为输出信号与输入时钟在时间上关联（去除了分频电路引入的部分延迟）。然而，目标专利中“从所述时钟信号去偏斜”特指通过重新取样机制消除分频器内部路径延迟引起的两个输出信号之间的时序偏斜，使它们相对于时钟信号边沿的时间点一致。对比文件虽实现了输出与外部时钟同步，但其侧重点是确保PH1和PH2之间的“非重叠”关系，而非使它们相对于CLK的边沿具有“统一时间”（即时间完全对准）。目标专利的“偏移统一时间”意味着两个差分输出信号边沿相对于时钟边沿的延迟是相同且固定的，而对比文件的PH1和PH2相对于CLK的边沿触发时刻是根据内部逻辑状态决定的，并非“统一”。因此，该特征未被公开。 |
| **G**：其中所述单端分频器包含耦合成回路的第一反相器、第二反相器及第三反相器，所述第一反相器由所述时钟信号的第一版本锁存，所述第二反相器由所述时钟信号的第二版本锁存，所述第一及第二单端信号为来自所述第二反相器及第三反相器的输出。《未公开》 | 无对应内容。对比文件图3展示了一个分频电路（48），但未披露其内部由三个反相器耦合成回路并由时钟信号的不同版本锁存的具体结构。 | 目标专利明确限定了单端分频器的具体电路结构：三个反相器形成的环路，其中两个反相器由时钟信号的不同版本（如CLK和CLKb）锁存。对比文件仅概括性描述了“分频电路”（divide-by-two circuit），其具体实现方式可以是多种的。说明书附图3展示了一个可能的分频电路，但其中并未明确揭示或教导目标专利所要求保护的这种特定反相器回路锁存结构。因此，该具体结构特征未被公开。 |
| **H**：其中所述同步电路包含：第一及第二开关，其耦合到所述单端分频器且操作以分别接收所述第一及第二单端信号《未公开》 | 无对应内容。对比文件图5-7描述了驱动电路（71,73,74,76）的细节，但未明确公开如目标专利图3、4中所示的、直接接收分频器输出信号并受时钟控制的“开关”（如传输门或类似结构）。 | 目标专利的同步电路包含明确的“开关”元件（如图3的360、362，图4的460、462），用于接收单端信号并在时钟控制下导通。对比文件的驱动电路中虽然包含晶体管（如M1, M2），但这些晶体管是作为逻辑门或驱动级的一部分，其连接方式、控制信号和功能与目标专利中定义的、用于实现“重新取样”功能的“开关”不同。因此，该具体电路结构特征未被公开。 |
| **I**：及第一及第二反相器，其分别耦合到所述第一及第二开关且操作以提供所述差分输出信号。《未公开》 | 无对应内容。 | 该特征依赖于特征H中定义的“开关”结构。由于特征H未被公开，且对比文件驱动电路的输出级（提供PH1/PH2）并非由通过前述“开关”耦合的“反相器”构成，因此该特征也未被公开。 |
| **J**：其中所述同步电路包含：第一及第二反相器，其耦合到所述单端分频器且操作以分别接收所述第一及第二单端信号《未公开》 | 无对应内容。 | 目标专利该实施例（对应图6）中，同步电路的反相器（370，372）是直接接收单端信号（节点B、C）的。对比文件的驱动电路中，虽然包含反相器（如图6中的I1，I2），但这些反相器是内部逻辑节点（如节点D）的保持或驱动部件，并非直接接收来自分频器的“第一及第二单端信号”作为输入。因此，该连接关系未被公开。 |
| **K**：及第一及第二开关，其分别耦合到所述第一及第二反相器且操作以分别启用及停用所述第一及第二反相器。《未公开》 | 无对应内容。 | 该特征描述了通过开关控制反相器电源以实现锁存功能的结构（如图6中364，366，374，376）。对比文件驱动电路中未披露使用开关来“启用及停用”反相器的此类结构。 |
| **L**：其中所述同步电路包含：第一及第二开关，其耦合到所述单端分频器且操作以分别接收所述第一及第二单端信号《未公开》 | 同特征H论述。 | 同特征H，未被公开。 |
| **M**：第一及第二反相器，其分别耦合到所述第一及第二开关《未公开》 | 同特征I论述。 | 同特征I，未被公开。 |
| **N**：第三及第四开关，其分别耦合到所述第一及第二反相器《未公开》 | 无对应内容。 | 该特征涉及两级重新取样电路中的第二级开关（如图7中380，382）。对比文件中没有公开这种级联的、由不同时钟控制的开关-反相器重新取样结构。 |
| **O**：第三及第四反相器，其分别耦合到所述第三及第四开关《未公开》 | 无对应内容。 | 该特征涉及两级重新取样电路中的第二级反相器（如图7中390，392）。对比文件中没有公开这种结构。 |
| **P**：操作以提供所述差分输出信号。《未公开》 | 无对应内容。 | 该特征是对L-O所述电路功能的总结。由于具体结构L-O均未被公开，因此该功能特征也未被公开。 |
| **Q**：其中所述第一及第二开关是基于所述时钟信号的第一版本来控制的，且其中所述第三及第四开关是基于所述时钟信号的第二版本来控制的。《未公开》 | 无对应内容。 | 该特征限定了两级重新取样电路中开关的控制时钟相位。对比文件未公开所述的两级开关电路，因此该控制时序特征也无从公开。 |
| **R**：其中所述单端分频器进一步操作以提供第三及第四单端信号，且其中所述同步电路包含：第一、第二、第三及第四开关，其耦合到所述单端分频器且操作以分别接收所述第一、第二、第三及第四单端信号《未公开》 | 无对应内容。 | 目标专利该特征涉及产生正交（I/Q）信号的扩展实施例（图8）。对比文件仅生成两相非重叠时钟（PH1/PH2），并未公开生成四路单端信号（用于I和Q通道）的分频器结构，也未公开接收这四路信号的四个开关的同步电路结构。 |
| **S**：及第一、第二、第三及第四反相器，其分别耦合到所述第一、第二、第三及第四开关，所述第一及第二反相器提供差分同相本机振荡器信号，且所述第三及第四反相器提供差分正交本机振荡器信号。《未公开》 | 无对应内容。 | 该特征涉及正交信号生成的具体电路。对比文件未涉及正交（I/Q）本机振荡器信号的生成，因此该特征未被公开。 |
| **T**：其中所述同步电路进一步包含：第五、第六、第七及第八开关，其分别耦合到所述第一、第二、第三及第四反相器《未公开》 | 无对应内容。 | 该特征涉及正交信号生成电路中的第二级重新取样开关。对比文件未公开相关内容。 |
| **U**：及第五、第六、第七及第八反相器，其分别耦合到所述第五、第六、第七及第八开关，所述第五及第六反相器提供所述差分同相本机振荡器信号，且所述第七及第八反相器提供所述差分正交本机振荡器信号。《未公开》 | 无对应内容。 | 该特征涉及正交信号生成电路中的第二级重新取样反相器及输出。对比文件未公开相关内容。 |
| **V**：其中所述第一、第二、第七及第八开关是基于所述时钟信号的第一版本来控制的，且其中所述第三、第四、第五及第六开关是基于所述时钟信号的第二版本来控制的。《未公开》 | 无对应内容。 | 该特征限定了复杂正交同步电路中各级开关的控制时钟相位。对比文件未公开该电路，因此该控制时序特征未被公开。 |
| **W**：其中所述同步电路包含同相/正交同步电路，其同步同相沟道和正交沟道上的信号。《未公开》 | 无对应内容。 | 该特征概括了同步电路用于同步I/Q通道信号的功能。对比文件整体上仅涉及产生两相非重叠时钟，未涉及任何同相（I）和正交（Q）通道的概念或同步。因此，该特征未被公开。 |
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