**对比文件名称**：发明申请_US20130015524A1 SEMICONDUCTOR DEVICE HAVING METAL GATE AND MANUFACTURING METHOD THEREOF
**目标专利名称**：采用邻近非对称有源栅极/伪栅极宽度布局的场效应晶体管(FET)器件
**本次调用的模型名称**：DeepSeek最新版本模型
## 特征比对表格 ##
| 第一栏：技术特征描述及公开性判断结果 | 第二栏：对比文件原文引用 | 第三栏：公开性论述 |
| **技术特征A**：包括：衬底，包括具有顶表面的本体<br>**《直接公开》** | [0025] “...provides a substrate 200 such as a silicon substrate, a silicon-containing substrate, or a silicon-on-insulator (SOI) substrate.” | 对比文件明确公开了半导体器件包括衬底（如硅衬底），而衬底必然具有一个顶表面，这是本领域公知常识。本领域技术人员能够毫无疑义地得出该技术特征。因此，技术特征A被对比文件直接公开。 |
| **技术特征B**：FET器件，包括：源极，设置在所述衬底中<br>**《直接公开》** | [0028] “...to form a source/drain 226 in the substrate 200...”<br>[0035] “...a semiconductor device 230 having metal gate 250...” | 对比文件公开了半导体器件（对应于FET器件）包括在衬底中形成的源极/漏极（source/drain）。源极和漏极是FET器件的基本组成部分。说明书[0028]明确记载在衬底中形成源极/漏极。因此，技术特征B被直接公开。 |
| **技术特征C**：漏极，设置在所述衬底中<br>**《直接公开》** | [0028] “...to form a source/drain 226 in the substrate 200...”<br>[0035] “...a semiconductor device 230 having metal gate 250...” | 同技术特征B，源极和漏极是成对出现的。对比文件公开的“source/drain”包含了源极和漏极两者。因此，技术特征C被直接公开。 |
| **技术特征D**：有源栅极，具有有源栅极宽度并且形成在所述源极与所述漏极之间<br>**《未公开》** | [0026] “...at least a dummy gate 210... is formed on the substrate 200.”<br>[0034] “...a metal gate 250... is obtained.” | 对比文件公开了“虚拟栅极（dummy gate）”和最终形成的“金属栅极（metal gate）”。目标专利中的“有源栅极”是最终起控制沟道作用的栅极结构，其“形成在源极与漏极之间”是其固有属性。对比文件的金属栅极形成于移除虚拟栅极后的栅极沟槽中，其位置也必然在源极与漏极之间。虽然术语“有源栅极”未明确使用，但本领域技术人员能毫无疑义地理解最终起作用的金属栅极即为有源栅极。因此，技术特征D被直接公开。**（注：根据严格比对，对比文件的“metal gate”在功能上完全等同于目标专利的“有源栅极”，均用于控制沟道，因此判断为直接公开。）** |
| **技术特征E**：隔离结构，邻近所述FET器件设置在所述衬底中，所述隔离结构包括：扩散中断，邻近所述FET器件的所述源极和所述漏极中的一个设置在所述衬底中，其中所述源极和所述漏极中的邻近所述扩散中断的一个的深度大于所述源极和所述漏极中的不邻近所述扩散中断的一个的深度<br>**《未公开》** | [0025] “The substrate 200 includes a plurality of STIs 202 formed therein. The STIs provide electrical isolation between devices...” | 对比文件公开了STI（浅沟槽隔离）作为隔离结构，其设置在衬底中用于隔离器件。然而，目标专利的技术特征E明确限定了“扩散中断”（如SDB）邻近源极或漏极设置，并因此导致了邻近的源极/漏极深度更大。对比文件完全没有提及STI与源极/漏极的相对位置关系会导致源极/漏极注入深度产生差异。目标专利的该特征旨在解决因隔离结构邻近导致外延生长不均匀，进而使注入深度不同的问题。对比文件的STI虽然提供隔离，但其技术方案中并未涉及或隐含由STI位置引起的源极/漏极深度不对称问题。因此，技术特征E既未被直接公开，也未被隐含公开。 |
| **技术特征F**：以及伪栅极，具有伪栅极宽度并且邻近所述有源栅极形成在所述扩散中断上方，所述伪栅极宽度比所述有源栅极宽度小栅极宽度余裕。<br>**《未公开》** | [0026] “...at least a pair of auxiliary dummy structures 212 is formed simultaneously with forming the dummy gate 210... The auxiliary dummy structures 212 are parallel with the dummy gate 210, and ... are respectively formed at two sides of the dummy gate 210... The auxiliary dummy structures 212 are formed on the substrate 200 and particularly on the STI 202...”<br>[0035] “...a pair of auxiliary dummy structures 214 positioned respectively at the two sides of the metal gate 250...” | 对比文件公开了“辅助虚拟结构（auxiliary dummy structures）”，其形成在STI上，并位于虚拟栅极/金属栅极的两侧。该辅助虚拟结构在制造过程中作为缓冲结构，保护虚拟栅极在CMP过程中不受损耗。然而，目标专利的“伪栅极”是隔离结构的一部分，覆盖在扩散中断（如SDB）上方，其核心特征在于其“宽度”小于有源栅极宽度，形成“非对称布局”。对比文件完全没有提及或暗示辅助虚拟结构的宽度与金属栅极（有源栅极）的宽度之间存在“小一个栅极宽度余裕”的关系。辅助虚拟结构的作用（CMP缓冲）与目标专利伪栅极的作用（隔离、保持单元节距、减少漏电流）完全不同。因此，技术特征F的核心限定“伪栅极宽度比有源栅极宽度小栅极宽度余裕”未被公开。 |
| **技术特征G**：进一步包括：源极接触件，邻近所述有源栅极设置在所述源极上方<br>**《隐含公开》** | [0022] “...other elements such as silicides 112...”<br>[0028] “Furthermore, silicides 228 are formed on the surface of the source/drain 226.” | 对比文件公开了在源极/漏极上形成硅化物（silicides），这是为了形成欧姆接触，为后续形成接触件做准备。在半导体制造中，在源极/漏极区域上方形成导电接触件（接触插塞）以电连接至互连金属层是本领域的标准工艺。虽然对比文件附图未明确画出独立的“源极接触件”，但本领域技术人员根据公知常识和对比文件公开的硅化物层，能够毫无疑义地推断出必然存在与硅化物相连的源极接触件以实现电连接。因此，技术特征G被隐含公开。 |
| **技术特征H**：以及漏极接触件，邻近所述有源栅极设置在所述漏极上方，其中与所述源极和所述漏极中的邻近所述扩散中断的一个相对应的所述源极接触件和所述漏极接触件中的一个设置在所述有源栅极与所述伪栅极之间，并且与所述有源栅极隔开第一距离并且与所述伪栅极隔开第二距离，所述第二距离与所述第一距离相差隔离余裕，其中所述隔离余裕为所述栅极宽度余裕的一半。<br>**《未公开》** | （同上，关于硅化物的引用） | 与技术特征G类似，漏极接触件的存在可以被隐含公开。然而，技术特征H进一步限定了接触件（对应于漏极接触件）的**特定位置**——“设置在有源栅极与伪栅极之间”，并且定义了其与有源栅极和伪栅极的**特定距离关系**（第一距离、第二距离）以及该距离差（隔离余裕）与栅极宽度余裕的**数学关系**（一半）。对比文件完全没有公开任何关于接触件位于有源栅极（金属栅极）与辅助虚拟结构之间的布局，更没有公开任何具体的距离尺寸或这些尺寸之间的比例关系。这些具体的布局和尺寸关系是目标专利的特定设计。因此，技术特征H的附加限定部分未被公开。 |
| **技术特征I**：其中所述有源栅极宽度为十五(15)纳米(nm)<br>**《未公开》** | 无相关记载 | 对比文件完全没有提及任何具体的有源栅极（或金属栅极）宽度数值。因此，该具体数值特征未被公开。 |
| **技术特征J**：其中所述伪栅极宽度为十三(13)nm<br>**《未公开》** | 无相关记载 | 对比文件完全没有提及任何具体的伪栅极（或辅助虚拟结构）宽度数值。因此，该具体数值特征未被公开。 |
| **技术特征K**：以及其中所述隔离余裕为一(1)nm。<br>**《未公开》** | 无相关记载 | 对比文件完全没有提及任何具体的距离或隔离余裕数值。因此，该具体数值特征未被公开。 |
| **技术特征L**：其中所述有源栅极宽度为十八(18)纳米(nm)<br>**《未公开》** | 无相关记载 | 同技术特征I，具体数值未被公开。 |
| **技术特征M**：其中所述伪栅极宽度为十四(14)nm<br>**《未公开》** | 无相关记载 | 同技术特征J，具体数值未被公开。 |
| **技术特征N**：以及其中所述隔离余裕为两(2)nm。<br>**《未公开》** | 无相关记载 | 同技术特征K，具体数值未被公开。 |
| **技术特征O**：其中所述栅极宽度余裕为至少两(2)纳米(nm)。<br>**《未公开》** | 无相关记载 | 对比文件完全没有提及有源栅极与伪栅极（或辅助虚拟结构）的宽度差值（栅极宽度余裕）概念，更未给出其数值范围。因此，该特征未被公开。 |
| **技术特征P**：其中所述有源栅极宽度为十五(15)nm<br>**《未公开》** | 无相关记载 | 同技术特征I，具体数值未被公开。 |
| **技术特征Q**：以及其中所述伪栅极宽度为十三(13)nm。<br>**《未公开》** | 无相关记载 | 同技术特征J，具体数值未被公开。 |
| **技术特征R**：其中所述有源栅极宽度为十七(17)nm<br>**《未公开》** | 无相关记载 | 同技术特征I，具体数值未被公开。 |
| **技术特征S**：以及其中所述伪栅极宽度为十四(14)nm。<br>**《未公开》** | 无相关记载 | 同技术特征J，具体数值未被公开。 |
| **技术特征T**：其中所述栅极宽度余裕至少为四(4)纳米(nm)<br>**《未公开》** | 无相关记载 | 同技术特征O，具体数值范围未被公开。 |
| **技术特征U**：以及其中所述有源栅极宽度为十八(18)nm。<br>**《未公开》** | 无相关记载 | 同技术特征I，具体数值未被公开。 |
| **技术特征V**：被集成到集成电路(IC)中。<br>**《直接公开》** | [0002] “...a semiconductor device having metal gate and manufacturing method thereof integrated with the gate last process.”<br>[0035] “...a semiconductor device 230 having metal gate 250 is obtained.” | 对比文件所描述的半导体器件及其制造方法本身就是集成电路制造工艺的一部分。本领域技术人员能够毫无疑义地理解，如此制造的半导体器件将被集成到更大的集成电路中。因此，技术特征V被直接公开。 |
## 直接公开判断总结 ##
根据上述比对分析：
- 技术特征A、B、C、D、V被对比文件**直接公开**。
- 技术特征G被对比文件**隐含公开**。
- 技术特征E、F、H、I、J、K、L、M、N、O、P、Q、R、S、T、U**既未被直接公开，也未被隐含公开**。
## 输出代码 ##
基于以上判断，在回答的结尾插入对应的代码：
- 技术特征A直接公开：<<<A>>>
- 技术特征B直接公开：<<<B>>>
- 技术特征C直接公开：<<<C>>>
- 技术特征D直接公开：<<<D>>>
- 技术特征G隐含公开：<<<g>>>
- 技术特征V直接公开：<<<V>>>
<<<A>>><<<B>>><<<C>>><<<D>>><<<g>>><<<V>>>