对比文件名称：发明专利_JP2008243993A Three-dimensional integrated circuit design method and three-dimensional integrated circuit design apparatus
目标专利名称：具有用于3D集成电路的折叠块及复制引脚的知识产权块设计
模型名称：DeepSeek
## 特征比对表格 ##
| 技术特征描述以及公开性判断结果 | 对比文件原文引用（译文） | 公开性论述 |
| **技术特征A：** 将具有一或多个电路组件的二维2D块折叠成具有多个层的三维3D块，其中所折叠的2D块中的所述一或多个电路组件分布在所述3D块中的所述多个层中。<br>**《直接公开》** | [2] 本発明の一態様に係わる三次元集積回路設計方法は、半導体基板上に形成される回路の二次元レイアウトデータを、それぞれ異なる層に配置可能な複数のレイアウトブロックデータに分割する工程と、上下に隣接配置される二つの層のそれぞれに配置される前記レイアウトブロックデータのうち、一方のレイアウトブロックデータを裏表に反転したレイアウトブロックデータを生成する工程と、上下に重ね合わされる複数の層上に、前記反転されたレイアウトブロックデータと反転されていないレイアウトブロックデータとを交互に配置する工程と...を含むことを特徴とする。<br>（[2] 本发明的一个方面的三维集成电路设计方法包括：将形成于半导体基板上的电路的二维布局数据分割成可分别配置于不同层的多个布局块数据的工序；在上下相邻配置的两个层中各自配置的所述布局块数据中，生成将一方的布局块数据表里反转的布局块数据的工序；以及在上下堆叠的多个层上交互配置所述反转的布局块数据和未反转的布局块数据的工序...为特征。） | 对比文件公开了从二维（2D）布局数据出发，通过分割成多个布局块数据，并将其分配到上下堆叠的多个层中，从而形成三维（3D）结构。该过程实质上就是将2D块“折叠”成具有多个层的3D块。将2D布局数据分割并分配到不同层，必然导致原2D块中的电路组件被分布到3D块的多个层中。因此，本领域技术人员能够毫无疑义地从对比文件得出“将2D块折叠成具有多个层的3D块，且电路组件分布在多个层中”的技术方案。 |
| **技术特征B：** 确定跨越所述3D块中的所述多个层可用的共享空间。<br>**《隐含公开》** | [2] ...特に、ＡＳＩＣ（Application Specific Integrated Circuit）を開発するには、三次元的な回路配置を最適化する必要があり...<br>（[2] ...特别是，开发ASIC（专用集成电路）时，需要优化三维的电路配置...）<br>[2] レイアウトブロックデータＡ，Ｂ同士の境界線５は、例えば回路内のグローバル配線部分にグローバル配線を分割するように配置される。 ここで、グローバル配線とは、複数のレイアウトブロックデータが共有する配線であり...<br>（[2] 布局块数据A、B之间的边界线5，例如被配置为沿着电路内的全局布线部分来分割全局布线。 这里，全局布线是指由多个布局块数据共享的布线...） | 对比文件虽未明确使用“共享空间”这一术语，但其整体技术方案涉及将2D布局分割并重新分配到多层。在分割时，需要考虑“グローバル配線”（全局布线）这类由多个布局块（即分布在多层上的部分）共享的资源。为了在折叠后的3D结构中优化布局、放置连接元件（如ビア/通孔）以及进行层间布线，本领域技术人员必然需要识别和确定在多层结构中可以用于放置这些共享元件或进行连接的区域，这些区域在概念上即为“跨越多个层可用的共享空间”。因此，该技术特征被对比文件隐含公开。 |
| **技术特征C：** 将一或多个输入/输出I/O引脚位置放置在所述共享空间中。<br>**《隐含公开》** | [2] 図中のＡとＢは回路内で長い配線によって結ばれた二つのピンを示す。<br>（[2] 图中的A和B表示由电路内长布线连接的两个引脚。）<br>[2] ...上下の層で配線部分が一部重なる。 従って、ビアの位置は図１１（ｃ）に示すようにピンＢの場所になる。<br>（[2] ...上下层的布线部分部分重叠。 因此，通孔的位置如图11(c)所示，成为引脚B的位置。） | 对比文件多次提及“ピン”（引脚），并在图11等实施例中展示了在折叠布局后，通孔（ビア）设置在引脚位置（如ピンB）以实现层间连接。虽然对比文件未明确说明将引脚放置在“共享空间”，但其技术方案的核心是通过折叠使不同层上的电路部分（包括连接这些部分的引脚）在垂直方向上对齐或重叠，然后利用通孔进行连接。为了使引脚能够被不同层的布线访问或实现层间连接，将其放置在多层结构中可以共同访问或利用的区域（即隐含的“共享空间”）是必然的技术选择。因此，本领域技术人员可以从对比文件公开的“在引脚位置设置通孔以实现层间连接”这一做法，合理推断出需要将引脚位置放置在可实现这种连接功能的区域，即共享空间中。 |
| **技术特征D：** 跨越所述3D块中的所述多个层复制所述一或多个I/O引脚位置。<br>**《未被公开》** | 无对应原文。 | 对比文件描述的是将原始2D布局中的引脚（如ピンA、B）通过折叠和反转，重新分配到不同的层上（例如图11(b)中，原2D布局的引脚A、B分别位于上层a和下层b）。这个过程是引脚位置的“迁移”或“重新分配”，而非在多个层上“复制”同一个引脚位置。目标专利的“复制引脚”是指在折叠后的3D块中，在多个层上存在相同位置的I/O引脚，并通过块内TSV垂直连接。对比文件没有公开在多个层上设置位置相同的引脚副本的技术构思。 |
| **技术特征E：** 及使用放置于所述3D块内部的一或多个块内硅穿孔TSV连接所复制的I/O引脚位置，其中所复制的I/O引脚位置中的一者处的第一I/O引脚耦合至同一层中的两个或更多个电路组件。<br>**《未被公开》** | [2] ...選んだ配線を上下の層を接続するビアを通じて再配置する工程と...<br>（[2] ...以及将所选布线通过连接上下层的通孔进行重新配置的工序...）<br>[2] 従って、ビアの位置は図１１（ｃ）に示すようにピンＢの場所になる。<br>（[2] 因此，通孔的位置如图11(c)所示，成为引脚B的位置。） | 对比文件公开了使用通孔（ビア，相当于TSV）连接不同层上的电路部分（包括引脚），这些通孔位于堆叠的基板/层之间，可视为在3D结构内部。然而，对比文件中的通孔用于连接的是分布在**不同层**上的电路部分（如连接上层a的某点和下层b的引脚B），以缩短原本在2D中很长的布线。这与目标专利中“使用块内TSV连接所**复制的**I/O引脚位置”（即连接多个层上位置相同的引脚副本）的技术方案不同。此外，对比文件未描述“第一I/O引脚耦合至同一层中的两个或更多个电路组件”这一具体连接关系。 |
| **技术特征F：** 根据与所述集成电路中的一或多个其它块相关联的层位置将所述一或多个其它块连接到所复制的I/O引脚位置中的一者。<br>**《未被公开》** | 无对应原文。 | 对比文件主要关注单个“电路”或“布局数据”被折叠成多层结构，并优化其内部的长布线。它没有描述在包含多个独立块（例如目标专利中的“一或多个其它块”）的全芯片设计中，如何根据其他块所在的层位置，将其连接到某个经过“复制引脚”处理的3D块上。目标专利的该特征涉及块间互连的优化策略，而对比文件未涉及此内容。 |
| **技术特征G：** 执行3D布图规划以将所述3D块及所述一或多个其它块封装成与所述集成电路相关联的全芯片设计。<br>**《直接公开》** | [2] 三次元レイアウトデータ生成部４は、ネットリストに基づいて、Ｐ＆Ｒ（Placement & Routing）を行って、二次元レイアウトデータを生成する。<br>（[2] 三维布局数据生成部4，基于网表，进行P&R（布局布线），生成二维布局数据。）<br>[2] ...上下に重ね合わされる複数の層上に、前記反転されたレイアウトブロックデータと反転されていないレイアウトブロックデータとを交互に配置する工程...<br>（[2] ...在上下堆叠的多个层上，交互配置所述反转的布局块数据和未反转的布局块数据的工序...） | 对比文件明确描述了其发明是一种“三次元集積回路設計方法”（三维集成电路设计方法）。该方法从系统设计、RTL设计、逻辑合成到生成二维布局数据，最终通过分割、反转、堆叠布局块数据来生成“三次元レイアウトデータ”（三维布局数据）。这个过程本身就是一种3D布图规划，目的是将电路（可视为由多个布局块数据构成）布置并互连到多层结构中，形成最终的3D集成电路设计。因此，本领域技术人员能够直接且毫无疑义地得出对比文件公开了“执行3D布图规划以将...块封装成...全芯片设计”的技术特征。 |
| **技术特征H：** 其中确定所述一或多个I/O引脚位置包括：选择所述一或多个I/O引脚位置以跨越所述3D块中的所述多个层复制，从而最小化所述全芯片设计中的总线长及占用面积。<br>**《隐含公开》** | [2] 本発明は、上記事情を考慮してなされたもので、その目的とするところは、設計コストと設計時間を節約しつつ、且つ長い配線長を減らすという性能的に優れた三次元集積回路を設計することのできる三次元集積回路設計方法及び三次元集積回路設計装置を提供することにある。<br>（[2] 本发明是考虑到上述情况而完成的，其目的在于提供一种三维集成电路设计方法及三维集成电路设计装置，能够在节约设计成本和设计时间的同时，设计出性能优异、能够减少长布线长度的三维集成电路。）<br>[2] ...仮に、図４（ａ）のレイアウトブロックデータＡ，Ｂが同じ面積であれば、Ａ，Ｂの二層からなる三次元半導体集積回路の二次元的な面積は、元の回路の半分になり、チップサイズを大幅に縮小できる。<br>（[2] ...假设图4(a)的布局块数据A、B面积相同，则由A、B两层构成的三维半导体集成电路的二维面积将是原电路的一半，能够大幅缩小芯片尺寸。） | 对比文件明确其发明目的包括“减少长布线长度”和“缩小芯片尺寸”（即减少占用面积）。其采用的技术手段是：识别长布线（或关键路径），通过折叠和设置通孔，使布线在垂直方向上连接，从而缩短布线长度；同时，通过将电路折叠到多层，减少二维投影面积。虽然对比文件未使用“复制引脚”这一特定手段，但其整体设计目标（最小化总线长和占用面积）与目标专利特征H所声称的效果一致。本领域技术人员在阅读对比文件后，能够理解其设计方法必然包含了选择连接点（可包括引脚位置）以实现上述优化目标的内在要求。因此，该技术特征被对比文件隐含公开。 |
| **技术特征I：** 其中所述一或多个块内TSV提供所复制的I/O引脚位置之间的垂直连接。<br>**《未被公开》** | [2] ...選んだ配線を上下の層を接続するビアを通じて再配置する...<br>（[2] ...将所选布线通过连接上下层的通孔进行重新配置...） | 对比文件公开了通孔（ビア）提供上下层之间的垂直连接。然而，如特征D和E所述，对比文件并未公开“复制的I/O引脚位置”这一前提。因此，“提供所复制的I/O引脚位置之间的垂直连接”这一具体技术方案未被公开。 |
| **技术特征J：** 其中所述2D块及所述3D块包括知识产权IP块。<br>**《未被公开》** | 无对应原文。 | 对比文件中使用的术语是“レイアウトブロックデータ”（布局块数据）、“機能ブロック”（功能块，如图6中的RF、RAM、CPU等）。虽然这些块可能包含具有知识产权的设计，但对比文件本身并未明确将其限定或描述为“知识产权(IP)块”。这是一个应用领域的限定，对比文件未涉及。 |
| **技术特征K：** 其中将所述2D块折叠成所述3D块进一步包括：将所述2D块分割成所述多个层。<br>**《直接公开》** | [2] ...半導体基板上に形成される回路の二次元レイアウトデータを、それぞれ異なる層に配置可能な複数のレイアウトブロックデータに分割する工程...<br>（[2] ...将形成于半导体基板上的电路的二维布局数据，分割成可分别配置于不同层的多个布局块数据的工序...） | 对比文件明确记载了将二维布局数据分割成多个布局块数据，这些布局块数据随后被配置到不同层。这直接对应于目标专利中的“将所述2D块分割成所述多个层”。因此，该技术特征被直接公开。 |
| **技术特征L：** 及重新实施与所述2D块中的所述一或多个电路组件相关联的布置及路由，以将所折叠的2D块中的所述一或多个电路组件分布在所述3D块中的所述多个层中并且将分布在所述3D块中的所述多个层中的所述一或多个电路组件互连。<br>**《隐含公开》** | [2] ...一方のレイアウトブロックデータを裏表に反転したレイアウトブロックデータを生成する工程...<br>（[2] ...生成将一方的布局块数据表里反转的布局块数据的工序...）<br>[2] ...選んだ配線を上下の層を接続するビアを通じて再配置する工程...<br>（[2] ...将所选布线通过连接上下层的通孔进行重新配置的工序...）<br>[2] ...配線部８は各配線部８の側面に沿って上下方向に配置されている。 これにより、配線部８の長さは各基板の間隔と各基板の厚さを合わせた長さ程度にまで短縮できる。<br>（[2] ...布线部8沿着各布线部8的侧面在上下方向上配置。 由此，布线部8的长度能够缩短到各基板的间隔与各基板的厚度相加的长度程度。） | 对比文件公开了在分割后，对部分布局块数据进行“表里反转”，这实质上是一种对原始2D布局的“重新实施”或调整，目的是使相邻层上的布线位置在垂直方向上对齐，以便于通过通孔连接。此外，对比文件明确记载了将选定的长布线“通过连接上下层的通孔进行重新配置”，以及描述沿侧面进行垂直方向的布线连接。这些过程共同构成了对原始2D布局的布线（路由）在三维空间中的重新实施和互连，以确保分布在多层中的电路组件能够正确连接。因此，本领域技术人员能够从对比文件合理推断出“重新实施布置及路由以分布和互连电路组件”的技术特征。 |
| **技术特征M：** 根据所重新实施的布置及所重新实施的路由确定跨越所述3D块中的所述多个层可用的共享空间。<br>**《隐含公开》** | [2] ...上下に隣接配置される二つの層のそれぞれに配置される前記レイアウトブロックデータのうち、一方のレイアウトブロックデータを裏表に反転したレイアウトブロックデータを生成する工程...<br>（[2] ...在上下相邻配置的两个层中各自配置的所述布局块数据中，生成将一方的布局块数据表里反转的布局块数据的工序...）<br>结合特征B、L的论述。 | 如特征B所述，“共享空间”的概念隐含在对比文件的折叠和优化过程中。特征L论述了对比文件公开了“重新实施布置及路由”。在三维布局的重新实施过程中，为了有效地放置通孔、进行层间布线以及优化布局，本领域技术人员必然需要根据重新实施后的多层布局情况，来确定哪些区域在不同层之间是“可用”且适合用于实现这些连接或共享功能的，即确定“共享空间”。因此，该技术特征被隐含公开。 |
| **技术特征N：** 及根据跨越所述3D块中的所述多个层可用的所述共享空间放置所复制的I/O引脚位置。<br>**《未被公开》** | 无对应原文。 | 该特征依赖于两个前提：1) “复制的I/O引脚位置”；2) “共享空间”。如特征D所述，前提1未被对比文件公开。因此，整个技术特征“根据共享空间放置复制的I/O引脚位置”也未被公开。 |
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