对比文件名称：发明公开_CN102754102A 三维集成电路的设计支持装置及设计支持方法
目标专利名称：具有用于3D集成电路的折叠块及复制引脚的知识产权块设计
模型名称：DeepSeek最新版模型
根据目标专利说明书和权利要求书，结合对比文件内容，进行特征比对分析如下：
## 特征比对表格
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| 技术特征A：将具有一或多个电路组件的二维2D块折叠成具有多个层的三维3D块，其中所折叠的2D块中的所述一或多个电路组件分布在所述3D块中的所述多个层中<br>**未被公开** | 对比文件未涉及将单个2D块“折叠”成3D块的内容。对比文件描述的三维集成电路由多个独立的半导体芯片（101a, 101b, 101c）堆叠而成，每个半导体芯片本身是2D结构，包含多个块（如131-135）[0061]-[0065]。 | 目标专利的核心在于“块折叠”，即将一个2D块（IP块）通过分割和重新实施，在垂直方向（Z轴）上展开为占用相同平面面积但具有多个层的3D块，原2D块内的电路组件被重新分布到这些层中。对比文件的技术方案完全不同，其“3D”是指多个独立的、完整的半导体芯片（小片）在物理上的垂直堆叠，每个芯片是一个2D实体，芯片内的块并没有被“折叠”。本领域技术人员无法从对比文件毫无疑义地得出或合理推断出“折叠2D块以形成3D块”的技术方案。 |
| 技术特征B：确定跨越所述3D块中的所述多个层可用的共享空间<br>**未被公开** | 对比文件未涉及在由折叠形成的3D块内部确定“跨越多个层可用的共享空间”的概念。 | 目标专利中的“共享空间”是指在折叠形成的3D块内部，跨越其多个层（如顶层和底层）均可访问的、可用于放置复制引脚的区域（参见说明书[0076]-[0077]和图7B）。对比文件关注的是在单个半导体芯片层（如芯片101a）内配置TSV和预留单元，其“对象区域”是块内或块间的重复区域，但这都是单层内的平面区域概念，没有涉及在垂直维度上多层共享的空间概念。两者解决的问题和采用的技术手段不同。 |
| 技术特征C：将一或多个输入/输出I/O引脚位置放置在所述共享空间中<br>**未被公开** | 对比文件提到了管脚（引脚）配置。例如，“管脚配置部436使用管脚信息463生成管脚配置表502”[0264]，以及“管脚配置表502包括管脚配置数据502a、502b、…。…表示表现管脚的管脚名称、配置管脚的层、管脚的尺寸、配置管脚的位置等”[0264]。 | 虽然对比文件公开了配置引脚位置，但其引脚是作为块的外部端子进行配置（如“left”表示沿着块的左侧的边配置管脚[0264]），这与目标专利将I/O引脚位置放置在“跨越多个层可用的共享空间”中有着本质区别。目标专利的引脚位置是在折叠块内、多层均可访问的特定共享区域内选择的，目的是为了后续的引脚复制和垂直连接。对比文件没有公开这种基于多层共享空间选择引脚位置的技术特征。 |
| 技术特征D：跨越所述3D块中的所述多个层复制所述一或多个I/O引脚位置<br>**未被公开** | 对比文件未涉及“跨越多个层复制I/O引脚位置”的概念。 | 目标专利的核心创新点之一就是在折叠形成的3D块中，将I/O引脚位置在其多个层（如顶层和底层）中进行复制，使得同一逻辑引脚在物理上出现在多个层上（参见图5、6）。对比文件完全没有提及或暗示这种引脚复制技术。对比文件中的TSV是用于连接不同半导体芯片的垂直互连，其本身不是复制的引脚，也不提供同一逻辑引脚在多个层上的访问点。 |
| 技术特征E：及使用放置于所述3D块内部的一或多个块内硅穿孔TSV连接所复制的I/O引脚位置，其中所复制的I/O引脚位置中的一者处的第一I/O引脚耦合至同一层中的两个或更多个电路组件。<br>**未被公开** | 对比文件公开了TSV（硅通孔）的使用，例如“半导体芯片101a通过贯通半导体芯片101a设置的1个以上的TSV而与半导体芯片101b连接”[0065]，以及“TSV121的一端与形成于金属布线层3（113）中的布线连接，TSV121的另一端与形成于半导体芯片101b的金属布线层1（114）中的布线连接”[0073]。 | 对比文件确实公开了使用TSV进行垂直连接。然而，目标专利的TSV是“块内”TSV，专门用于连接同一折叠3D块内部、位于不同层上的**复制引脚**（参见图6中块内TSV 650连接640_top和640_bot）。对比文件的TSV是用于连接**不同半导体芯片**（如芯片101a和101b）的“芯片间”互连，其连接的是不同芯片上的布线，而非同一块内复制的引脚。此外，目标专利特征中明确“第一I/O引脚耦合至同一层中的两个或更多个电路组件”，这描述了复制引脚在同一层内的连接关系，对比文件未公开此具体连接方式。因此，该技术特征未被公开。 |
| 技术特征F：根据与所述集成电路中的一或多个其它块相关联的层位置将所述一或多个其它块连接到所复制的I/O引脚位置中的一者。<br>**未被公开** | 对比文件描述了通过TSV实现块间连接。例如，“形成在半导体芯片101a上的块经由形成在金属布线层1（111）、金属布线层2（112）及金属布线层3（113）…中的布线、TSV121、以及形成在金属布线层1（114）、金属布线层2（115）及金属布线层3（116）…中的布线，与形成在半导体芯片101b上的块连接。”[0073] | 对比文件公开了不同芯片上的块通过TSV和布线相互连接。但目标专利的特征F有其特定上下文：它是在具有复制引脚的折叠3D块的场景下，其他块根据自身所在的层位置，选择连接到该3D块在对应层上的**复制引脚**之一（参见说明书[0053]和图6描述）。对比文件的连接是直接的芯片间互连，不涉及基于“层位置”选择“复制的I/O引脚位置”进行连接的概念。两者技术手段不同。 |
| 技术特征G：执行3D布图规划以将所述3D块及所述一或多个其它块封装成与所述集成电路相关联的全芯片设计。<br>**隐含公开** | “版图规划生成部435使用版图规划信息462生成版图规划表501”[0263]；“版图规划表501包括定义半导体芯片的大小的数据501a、表示配置在半导体芯片中的多个块的配置位置的数据群501b”[0263]；图2流程图中包含“配置布线工序”（工序S106a、S106b），其中提到“决定半导体芯片的布局的版图规划（floor plan）”[0089]。 | 目标专利的“执行3D布图规划”是指将多个块（包括折叠的3D块和其他2D/3D块）在三维空间中进行布局，封装成完整的芯片设计。对比文件明确公开了在设计三维集成电路时，需要进行版图规划（floor plan），以确定半导体芯片上各块的布局位置。虽然对比文件更侧重于多个独立芯片堆叠的3D IC设计，而目标专利涉及包含折叠3D块的3D IC设计，但“布图规划/版图规划”作为电子设计自动化（EDA）中确定模块/块在芯片上位置的通用步骤，是本领域的公知常识。本领域技术人员可以从对比文件公开的“生成版图规划表”和“决定版图规划”等内容，合理推断出在设计3D集成电路时，需要执行布图规划步骤以封装各个块形成全芯片设计。因此，该技术特征被对比文件隐含公开。 |
| 技术特征H：其中确定所述一或多个I/O引脚位置包括：选择所述一或多个I/O引脚位置以跨越所述3D块中的所述多个层复制，从而最小化所述全芯片设计中的总线长及占用面积。<br>**未被公开** | 对比文件未提及为“最小化全芯片设计中的总线长及占用面积”而选择用于“跨越多层复制”的I/O引脚位置。 | 目标专利特征H明确了选择引脚位置进行复制的一个具体目的或优化目标：最小化总线长和占用面积。对比文件虽然涉及布局设计，但其预留单元的配置方法（随机、等间隔、对称等）主要是为了在TSV位置需要变更时提供灵活的备用位置，以避免大的设计改动（参见[0124]），并未公开基于“最小化总线长和占用面积”这一特定优化目标来选择并复制引脚位置的技术方案。 |
| 技术特征I：其中所述一或多个块内TSV提供所复制的I/O引脚位置之间的垂直连接。<br>**未被公开** | 同技术特征E的引用。对比文件公开了TSV提供垂直连接，但是芯片间的连接。 | 该特征进一步明确块内TSV的功能是连接“复制的I/O引脚位置”。如之前分析，对比文件的TSV不用于连接复制的引脚，而是连接不同芯片。因此，该限定特征未被公开。 |
| 技术特征J：其中所述2D块及所述3D块包括知识产权IP块。<br>**直接公开** | “各块如在图1中作为一例表示那样，具有一个集中的功能。例如，块131是将压缩图像数据解码的解码器，块132是将解码的图像数据编码的编码器，块137是进行这些图像数据的交换的图像IO单元。”[0064] | 目标专利中的“知识产权(IP)块”是指具有特定功能、可重复使用的逻辑单元或芯片布局单元。对比文件中描述的“块”（block），如解码器、编码器、图像IO单元，正是集成电路设计中常见的具有特定功能的模块，可以视为IP块的一种表现形式。本领域技术人员能够毫无疑义地从对比文件得出其“块”即相当于目标专利所述的“IP块”。因此，该技术特征被直接公开。 |
| 技术特征K：其中将所述2D块折叠成所述3D块进一步包括：将所述2D块分割成所述多个层<br>**未被公开** | 对比文件未描述将单个2D块“分割”成多个层。其“层”指的是半导体芯片的物理分层（如金属布线层1、2、3，以及形成单元的层117）[0066]，或者堆叠的独立半导体芯片[0061]。 | “将2D块分割成多个层”是“块折叠”过程的具体步骤之一。对比文件完全没有涉及对一个功能块进行垂直方向上的分割。因此，该技术特征未被公开。 |
| 技术特征L：及重新实施与所述2D块中的所述一或多个电路组件相关联的布置及路由，以将所折叠的2D块中的所述一或多个电路组件分布在所述3D块中的所述多个层中并且将分布在所述3D块中的所述多个层中的所述一或多个电路组件互连。<br>**未被公开** | 对比文件未提及为了在多层中分布和互连电路组件而“重新实施布置及路由”。其配置布线工序是针对整个芯片的标准流程[0089-0090]。 | “重新实施布置及路由”是目标专利“块折叠”方法的另一个关键步骤，目的是在分割后，在新的多层结构内重新安排元件位置和走线，以实现优化并确保电路功能。对比文件的设计流程是传统的2D/3D IC设计流程，没有针对单个块进行这种跨层的重新实施过程。因此，该技术特征未被公开。 |
| 技术特征M：根据所重新实施的布置及所重新实施的路由确定跨越所述3D块中的所述多个层可用的共享空间<br>**未被公开** | 对比文件未涉及此概念。 | 该特征与技术特征B、L相关联，强调共享空间是根据重新实施后的布置和路由来确定的。如之前分析，对比文件既无“重新实施布置及路由”，也无“跨越多层可用的共享空间”的概念。因此，该技术特征未被公开。 |
| 技术特征N：及根据跨越所述3D块中的所述多个层可用的所述共享空间放置所复制的I/O引脚位置。<br>**未被公开** | 对比文件未涉及此概念。 | 该特征与技术特征C、D、M相关联，明确了复制的引脚位置是放置在之前确定的“共享空间”中。对比文件没有公开“共享空间”的概念，因此也不可能公开基于共享空间放置复制引脚位置的技术方案。因此，该技术特征未被公开。 |
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