**对比文件名称**：发明授权_US08381156B1 3D inter-stratum connectivity robustness
**目标专利名称**：具有用于3D集成电路的折叠块及复制引脚的知识产权块设计
**模型名称**：DeepSeek
经过深度分析，现将目标专利权利要求各技术特征与对比文件（US08381156B1）进行比对如下：
### 特征比对表格
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：将具有一或多个电路组件的二维2D块折叠成具有多个层的三维3D块，其中所折叠的2D块中的所述一或多个电路组件分布在所述3D块中的所述多个层中。<br>**结果**：未被公开（既非直接公开，也非隐含公开） | 对比文件未描述将2D块“折叠”成3D块的过程。其涉及的是预先存在的、独立的“层”（strata），这些层在堆叠前已经设计完成。例如，[0005]段描述了“A three-dimensional (3D) stacked chip includes two or more electronic integrated circuit chips (referred to as strata or stratum) stacked one on top of the other.” | 目标专利的技术特征A描述了从现有2D IP块出发，通过“折叠”（即层分割和重新布置路由）主动创建3D IP块的设计方法。对比文件涉及的是对已经设计好的、用于堆叠的独立芯片（层）进行互连验证，并未揭示任何将一个2D设计实体“折叠”或转换成一个跨越多个层的3D实体的过程。两者技术方案起点和操作对象根本不同。 |
| **技术特征B**：确定跨越所述3D块中的所述多个层可用的共享空间。<br>**结果**：未被公开（既非直接公开，也非隐含公开） | 对比文件未提及“共享空间”的概念。 | 目标专利的“共享空间”是指在折叠后形成的3D块内部，跨越多个层均未被电路组件占用的、可用于放置复制引脚的位置（参见说明书[0071]段）。对比文件关注的是引脚与3D元素（如TSV、C4）的对齐和连接验证，不涉及在3D实体内部寻找和确定可用于引脚复用的空闲区域。 |
| **技术特征C**：将一或多个输入/输出I/O引脚位置放置在所述共享空间中。<br>**结果**：未被公开（既非直接公开，也非隐含公开） | 对比文件未提及将引脚放置在“共享空间”中。其引脚位置与3D元素（如TSV、C4连接）相关联。例如，[0044]段提到引脚位于着陆金属层或最后一层金属/通孔接触层。 | 目标专利特征C是将引脚有意识地放置在之前确定的“共享空间”里，这是其优化布局策略的一部分。对比文件中的引脚位置是由设计规则（如必须与3D元素中心对齐）决定的，目的是确保电气连接的可靠性，而非为了利用跨层共享空间来优化整体布局。两者引脚放置的决策依据和目的不同。 |
| **技术特征D**：跨越所述3D块中的所述多个层复制所述一或多个I/O引脚位置。<br>**结果**：未被公开（既非直接公开，也非隐含公开） | 对比文件未描述“复制”引脚到不同层的概念。每个引脚属于其所在的特定层（stratum），并通过3D元素（如TSV）与相邻层的对应引脚连接。例如，[0052]段描述检查相邻层之间引脚的对应关系。 | “引脚复制”是目标专利的核心创新点之一，指同一个逻辑引脚在3D块的不同物理层上都存在一个副本（参见图6、7B）。对比文件中的每个引脚是层特有的，一个网络在不同层有各自的引脚，它们通过3D元素“连接”而非“复制”。本领域技术人员无法从对比文件中推理出在单个3D块内部跨层复制引脚位置的技术方案。 |
| **技术特征E**：及使用放置于所述3D块内部的一或多个块内硅穿孔TSV连接所复制的I/O引脚位置，其中所复制的I/O引脚位置中的一者处的第一I/O引脚耦合至同一层中的两个或更多个电路组件。<br>**结果**：未被公开（既非直接公开，也非隐含公开） | 对比文件提到了TSV用于连接不同层。例如，[0005]段：“the strata could include through-silicon vias (TSVs) to connect from the front side to the back side of the strata.” 但未提及“块内TSV”或用于连接“复制的引脚”。 | 目标专利特征E包含两个关键点：1) 使用位于3D块“内部”的TSV（即块内TSV）来垂直连接位于不同层的、代表同一逻辑信号的复制引脚；2) 一个复制引脚连接同一层的多个组件。对比文件中的TSV是用于连接不同芯片（层）的“层间”互连，其连接的是不同层上属于同一网络的**不同**引脚，而非同一3D块内部复制的引脚。同时，对比文件未描述一个引脚连接同一层内多个组件的配置。两者TSV的应用场景和连接对象均不相同。 |
| **技术特征F**：根据与所述集成电路中的一或多个其它块相关联的层位置将所述一或多个其它块连接到所复制的I/O引脚位置中的一者。<br>**结果**：隐含公开 <<<f>>> | [0052]段：“for any adjacent pair of strata connected via 3D elements (chip-to-chip interconnects), the connected terminals in two abstract or layout views are planned and checked for pin one-to-one correspondence for all interconnected nets and center-to-center matching between the pair of adjacent strata.” [0071]段（对应FIG.7步骤710的描述）进一步解释了互连验证包括检查基于物理对齐的3D元素的有效逻辑连接。 | 对比文件公开了在3D堆叠中，需要计划和验证相邻层（strata）之间引脚的连接关系。这必然意味着一个层上的块（或电路）会根据其所在的层位置，通过对齐的引脚/3D元素连接到相邻层上的对应块。虽然对比文件没有明确使用“复制引脚”这一媒介，但其技术方案内在要求根据块的层位置建立层间连接。本领域技术人员可以合理推断，在进行3D堆叠设计时，必然需要根据各个部件（块）所处的层位置来规划它们之间的互连。因此，特征F“根据层位置连接”的技术思想被对比文件隐含公开。 |
| **技术特征G**：执行3D布图规划以将所述3D块及所述一或多个其它块封装成与所述集成电路相关联的全芯片设计。<br>**结果**：未被公开（既非直接公开，也非隐含公开） | 对比文件未提及“3D布图规划”（3D floorplanning）这一具体设计步骤。其背景[0006]段提到“layout”，但指的是版图与原理图验证（LVS），而非主动的布局规划。 | 目标专利的特征G是主动的物理设计步骤，涉及在芯片级别上安排和优化多个块（包括折叠的3D块和其他块）的位置。对比文件的核心是一种验证“方法”，用于检查已经设计好的各个层在堆叠前后的连接正确性，属于验证阶段而非设计规划阶段。两者属于设计流程中的不同环节。 |
| **技术特征H**：其中确定所述一或多个I/O引脚位置包括：选择所述一或多个I/O引脚位置以跨越所述3D块中的所述多个层复制，从而最小化所述全芯片设计中的总线长及占用面积。<br>**结果**：未被公开（既非直接公开，也非隐含公开） | 对比文件未提及以“最小化总线长及占用面积”为目的来选择或复制引脚位置。 | 目标专利特征H明确了引脚复制和位置选择的优化目标，这是其旨在解决的技术问题（改进最终3D IC设计质量）的直接体现。对比文件的引脚位置规则（如与3D元素中心对齐）是为了确保连接可靠性和可制造性，属于物理验证规则，而非以系统级性能优化（如线长、面积）为目标的设计选择。 |
| **技术特征I**：其中所述一或多个块内TSV提供所复制的I/O引脚位置之间的垂直连接。<br>**结果**：未被公开（既非直接公开，也非隐含公开） | 同特征E论述，对比文件未提及“块内TSV”连接“复制的引脚”这一概念。 | 该特征是对特征E中TSV作用的进一步限定。由于对比文件未公开“块内TSV”连接“复制引脚”这一核心技术手段，因此该限定自然也未被公开。 |
| **技术特征J**：其中所述2D块及所述3D块包括知识产权IP块。<br>**结果**：未被公开（既非直接公开，也非隐含公开） | 对比文件通篇使用“chip”、“stratum”、“integrated circuit”等术语，未提及“知识产权（IP）块”这一特定概念。 | 目标专利明确其应用对象是IP块（即可重用设计模块）。对比文件描述的是通用芯片或芯片层的验证方法，并未限定其应用于IP块这一特定设计实体。 |
| **技术特征K**：其中将所述2D块折叠成所述3D块进一步包括：将所述2D块分割成所述多个层。<br>**结果**：未被公开（既非直接公开，也非隐含公开） | 对比文件未描述将任何设计实体“分割”成多个层的过程。其讨论的层是预先独立存在的。 | “分割”是“折叠”过程的关键步骤之一。如特征A所述，对比文件不涉及从2D到3D的转换过程，因此必然也未公开该过程中的“分割”步骤。 |
| **技术特征L**：及重新实施与所述2D块中的所述一或多个电路组件相关联的布置及路由，以将所折叠的2D块中的所述一或多个电路组件分布在所述3D块中的所述多个层中并且将分布在所述3D块中的所述多个层中的所述一或多个电路组件互连。<br>**结果**：未被公开（既非直接公开，也非隐含公开） | 对比文件未提及对电路组件的“布置及路由”进行“重新实施”。其验证是基于已完成的版图设计。 | “重新实施布置及路由”是“折叠”过程的另一关键步骤，旨在优化组件在多层中的分布和互连。对比文件关注的是对已完成设计的验证，不涉及主动重新设计或优化内部布局和走线。 |
| **技术特征M**：根据所重新实施的布置及所重新实施的路由确定跨越所述3D块中的所述多个层可用的共享空间。<br>**结果**：未被公开（既非直接公开，也非隐含公开） | 对比文件未提及此概念。 | 特征M依赖于特征L（重新实施布置和路由）和特征B（确定共享空间）。由于特征L和B均未被对比文件公开，且“共享空间”的确定是基于重新实施后的新布局，这一具体技术手段在对比文件中没有任何基础。 |
| **技术特征N**：及根据跨越所述3D块中的所述多个层可用的所述共享空间放置所复制的I/O引脚位置。<br>**结果**：未被公开（既非直接公开，也非隐含公开） | 对比文件未提及此概念。 | 特征N综合了特征C（在共享空间放置引脚）和特征D（复制引脚）。由于“共享空间”和“复制引脚”这两个核心概念均未被对比文件公开，因此基于这两者结合的引脚放置方法自然也未被公开。 |
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