对比文件名称：发明申请_WO2012077280A1 三次元集積回路の設計支援装置及び設計支援方法
目标专利名称：具有用于3D集成电路的折叠块及复制引脚的知识产权块设计
模型名称：本次调用未提供模型名称，由评估者（资深专利代理师）执行评估。
### 特征比对表格
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：将具有一或多个电路组件的二维2D块折叠成具有多个层的三维3D块，其中所折叠的2D块中的所述一或多个电路组件分布在所述3D块中的所述多个层中<br>**《未公开》** | 对比文件未提及将2D块“折叠”成3D块，也未提及将原有2D块中的电路组件重新分布到多个层中。对比文件描述的是由多个独立的半导体芯片（如101a, 101b, 101c）层叠构成3D集成电路。[2] | 目标专利的“折叠”是指将一个现有的2D IP块（如LSU 700）通过分割和重新实施布置与布线，转化为一个占用面积更小、具有多个层（如顶层700_top和底层700_bot）的3D块，且原2D块的电路组件被分布到这些层中。对比文件的技术方案完全不同，其3D结构是通过堆叠多个预先设计好的、完整的半导体芯片（每个芯片自身可以是2D的）来实现的，不存在将一个现有2D功能块“折叠”并重新分布其内部组件以形成多层3D块的过程。因此，本领域技术人员无法从对比文件毫无疑义地得出或合理推断出技术特征A。 |
| **技术特征B**：确定跨越所述3D块中的所述多个层可用的共享空间<br>**《隐含公开》** | [2] “半導体チップ101aのブロック131と半導体チップ101bのブロック137とは、一部の領域151において重なっている。... 重複領域は、当該重複領域の面の垂直方向に、ブロック137のブロックの一部又は全部が存在する領域である。”<br>（半导体芯片101a的块131和半导体芯片101b的块137，在一部分区域151中重叠。...重叠区域是在该重叠区域的面的垂直方向上，存在块137的一部分或全部的区域。） | 目标专利的“共享空间”是指在折叠形成的单个3D块内部，跨越其多个层（如顶层和底层）都可用的区域，用于放置复制的I/O引脚。对比文件虽然没有描述在单个“块”内有多层共享空间的概念，但其明确公开了“重複領域”（重叠区域），即上下两层芯片（如101a和101b）上两个需要相互连接的块（如131和137）在垂直方向上投影重叠的区域。这个“重複領域”是跨越了多个层（芯片）的物理空间，并且在这个空间内可以放置用于层间连接的TSV及其预留单元。虽然“共享空间”和“重複領域”的具体技术背景（单个折叠块 vs. 多个堆叠芯片）和作用（放置复制引脚 vs. 放置TSV及预留位置）不完全相同，但从广义的空间概念和“跨越多层可用”这一属性来看，本领域技术人员有可能通过对比文件中的“重複領域”概念，合理联想到在多层结构中存在可用于放置连接结构的特定区域。根据宽松的隐含公开判断标准，可以认为对比文件隐含公开了“确定跨越多个层可用的空间”这一技术特征。 |
| **技术特征C**：将一或多个输入/输出I/O引脚位置放置在所述共享空间中<br>**《隐含公开》** | [2] “予約セルは、ＴＳＶが配置されるブロックと、当該ＴＳＶの接続先のブロックとの重複領域内において、ランダムに決定された位置に配置されるとしてもよい。”<br>（预留单元，也可以在TSV配置的块和该TSV连接目的地的块之间的重叠区域内，配置在随机决定的位置。） | 目标专利是在共享空间中放置I/O引脚。对比文件是在“重複領域”（即前述的共享空间）内放置“予約セル”（预留单元）。预留单元是用于将来可能替换TSV的预留位置。虽然预留单元本身不是功能性的I/O引脚，但TSV在3D集成电路中本质上是实现垂直方向输入/输出的关键互连结构，其预留位置（予約セル）可以被视为为未来可能的I/O连接点预留的位置。因此，将连接点（无论是最终的TSV还是其预留位置）放置在一个跨越多层的共享/重叠区域内，这一技术手段在对比文件中有所体现。本领域技术人员有可能从“在重叠区域放置TSV预留位置”推理出“在共享空间放置连接点（如I/O引脚）”的类似做法。 |
| **技术特征D**：跨越所述3D块中的所述多个层复制所述一或多个I/O引脚位置<br>**《未公开》** | 对比文件未提及将同一个引脚位置在多个层上进行“复制”。 | 目标专利的核心创新点之一就是“引脚复制”，即在折叠形成的3D块的多个层（如顶层和底层）的相同（或对应）位置都设置I/O引脚，使得该引脚在多层可用，从而便于不同层的其他块连接。对比文件完全没有涉及这一概念。在对比文件中，TSV或预留单元是放置在特定位置，用于连接上下两层芯片，不存在将同一个逻辑引脚“复制”到上下两层以增加其可访问性的设计。因此，该特征既未被直接公开，也无法从对比文件内容中合理推断出来。 |
| **技术特征E**：及使用放置于所述3D块内部的一或多个块内硅穿孔TSV连接所复制的I/O引脚位置，其中所复制的I/O引脚位置中的一者处的第一I/O引脚耦合至同一层中的两个或更多个电路组件。<br>**《隐含公开》** | [2] “半導体チップ101aは、半導体チップ101aを貫通して設けられた１個以上のＴＳＶにより、半導体チップ101bと接続され...”<br>（半导体芯片101a，通过设于其内部并贯穿的1个以上的TSV，与半导体芯片101b连接...）<br>[2] “ＴＳＶ252は、配線255及び254を介して、スタンダードセル253に接続されている。”<br>（TSV252通过布线255及254，与标准单元253连接。） | 目标专利使用“块内TSV”连接位于不同层的复制引脚，实现它们之间的垂直互联。对比文件明确公开了使用TSV（硅穿孔）贯穿半导体芯片（即“块”的内部）来连接不同层的芯片（块）。虽然对比文件的TSV主要用于连接不同芯片上的块（块间连接），而目标专利是用于连接同一3D块内部不同层上的复制引脚（块内连接），但“使用贯穿某层的TSV实现垂直电气连接”这一基本技术手段是相同的。关于“第一I/O引脚耦合至同一层中的两个或更多个电路组件”，对比文件图15及描述显示TSV252通过布线连接到标准单元253，这表明TSV（作为一种垂直连接结构）可以连接到同层的电路组件。虽然图中只显示连接到一个单元，但本领域技术人员可以毫无疑义地理解，通过布线设计，一个连接点（如TSV）完全可以连接到同一层的多个电路组件。因此，该技术特征被对比文件隐含公开。 |
| **技术特征F**：其进一步包括：根据与所述集成电路中的一或多个其它块相关联的层位置将所述一或多个其它块连接到所复制的I/O引脚位置中的一者。<br>**《隐含公开》** | [2] “半導体チップ101a上に形成されたブロックは、金属配線層...ＴＳＶ121...を介して、半導体チップ101b上に形成されたブロックと接続される。”<br>（形成在半导体芯片101a上的块，通过金属布线层...TSV121...，与形成在半导体芯片101b上的块连接。）<br>以及整体描述多个芯片上层叠的块通过TSV互连。 | 目标专利根据其他块所在的层，将其连接到3D块上对应层的复制引脚。对比文件描述了位于不同半导体芯片（即不同层）上的功能块通过TSV相互连接。虽然对比文件中是块与块之间通过TSV直接连接，而目标专利中是通过一个共用的、复制的引脚作为中介进行连接，但两者的最终效果都是根据块所处的层位实现层间互联。本领域技术人员可以从“不同层的块通过垂直连接结构（TSV）互联”这一基本构思，合理推理出通过位于特定层的连接点（如复制引脚）来连接对应层上的其他块。 |
| **技术特征G**：其进一步包括：执行3D布图规划以将所述3D块及所述一或多个其它块封装成与所述集成电路相关联的全芯片设计。<br>**《直接公开》** | [2] “配置配線工程では、セルの配置とセル同士の配線を行う。... フロアプランを決定する。... マクロセルを配置する。... セルを配置して、電源配線を行う。... セル同士を配線する...”<br>（在布局布线工程中，进行单元的配置和单元间的布线。...决定布局规划。...配置宏单元。...配置单元并进行电源布线。...进行单元间的布线...）<br>以及图2所示的整个3D集成电路设计流程，最终生成掩模数据。 | 目标专利的“执行3D布图规划以封装成全芯片设计”是3D集成电路设计的常规最终步骤。对比文件详细描述了完整的3D集成电路设计流程（图2及相应说明），其中明确包括了布局规划（フロアプラン）、单元和宏（包含TSV）的配置、布线等步骤，最终生成全芯片的掩模数据。这与目标专利中所述的3D布图规划及封装步骤在目的和内容上完全相同。因此，本领域技术人员能够毫无疑义地从对比文件得出该技术特征。 |
| **技术特征H**：其中确定所述一或多个I/O引脚位置包括：选择所述一或多个I/O引脚位置以跨越所述3D块中的所述多个层复制，从而最小化所述全芯片设计中的总线长及占用面积。<br>**《隐含公开》** | [2] “ＴＳＶの位置の移動が必要になる理由としては，例えば、...タイミング制約が厳しく...移動が必要となる場合などが考えられる。... 別の例としては、張り合わせ先の半導体チップにおいて、配線の混雑が発生したため、配線密度の低い部分にＴＳＶの位置を移動したいケースが考えられる。”<br>（TSV位置需要移动的理由，例如，...时序约束严格...需要移动的情况等。...另一个例子是，在粘合对象的半导体芯片中，由于布线发生拥挤，因此希望将TSV位置移动到布线密度较低的部分的情况。） | 目标专利选择引脚位置进行复制的目的是“最小化总线长及占用面积”，这是优化芯片性能（时序）和面积（布线拥挤度）的典型设计目标。对比文件虽然没有明确提及为“复制引脚”选择位置以优化总线长和面积，但其在解释为何需要移动TSV位置时，明确提到了“时序约束”（与线长/延迟直接相关）和“布线拥挤”（与占用面积和布线资源利用率相关）。这表明在3D集成电路设计中，调整垂直互连结构（如TSV）的位置是出于优化时序和布线拥挤（即间接优化总线长和占用面积）的考虑。虽然应用对象（复制引脚 vs. TSV）和具体操作（选择初始位置 vs. 移动位置）略有不同，但背后的设计优化动机和考量因素是相同的。本领域技术人员有可能从对比文件公开的优化动机，推理出在放置连接结构（包括引脚）时会考虑相同的优化目标。 |
| **技术特征I**：其中所述一或多个块内TSV提供所复制的I/O引脚位置之间的垂直连接。<br>**《隐含公开》** | 同技术特征E的引用。 | 此特征为技术特征E的一部分，已在上文论述。对比文件公开了TSV提供垂直连接的功能。虽然目标专利特指“块内TSV”连接“复制的引脚”，而对比文件是芯片间TSV连接不同芯片的块，但“TSV提供垂直连接”这一基本技术手段是直接公开的。考虑到“块内”与“块间”仅是应用场景的细微差别，且“连接复制的引脚”可视为连接特定位置点，根据宽松的隐含公开判断标准，可以认为该特征被隐含公开。 |
| **技术特征J**：其中所述2D块及所述3D块包括知识产权IP块。<br>**《隐含公开》** | [2] “各ブロックは、...一つのまとまった機能を有する。例えば、ブロック131は、圧縮画像データを復号するデコーダであり、ブロック132は、デコードされた画像データを符号化するエンコーダであり...”<br>（各块具有...一个完整的功能。例如，块131是解码压缩图像数据的解码器，块132是对解码后的图像数据进行编码的编码器...） | 目标专利的块是“知识产权(IP)块”，即可重复使用的、具有特定功能的逻辑单元或芯片布局单元。对比文件描述的功能块（ブロック），如解码器、编码器、图像I/O单元等，同样也是具有特定功能的、可在设计中复用的单元。在集成电路设计领域，这种具有特定功能的、可复用的设计模块通常即被视为IP块或IP核。因此，本领域技术人员能够从对比文件描述的“功能块”合理推断出它们属于“知识产权块”的范畴。 |
| **技术特征K**：其中将所述2D块折叠成所述3D块进一步包括：将所述2D块分割成所述多个层<br>**《未公开》** | 对比文件未提及对现有2D块进行“分割”以形成多层结构。 | “分割”是“折叠”过程的具体步骤之一。如特征A所述，对比文件完全不涉及将现有2D块折叠成3D块的技术方案，因此自然也没有公开“分割”这一子步骤。 |
| **技术特征L**：及重新实施与所述2D块中的所述一或多个电路组件相关联的布置及路由，以将所折叠的2D块中的所述一或多个电路组件分布在所述3D块中的所述多个层中并且将分布在所述3D块中的所述多个层中的所述一或多个电路组件互连。<br>**《未公开》** | 对比文件未提及对现有块的布置和布线进行重新实施。 | “重新实施布置及路由”是“折叠”过程的另一个核心步骤，目的是在多层中重新优化布局和互连。对比文件描述的是对已经设计好的、独立的芯片进行堆叠和互连，每个芯片内部的布局和布线是预先完成的，并不存在为了形成3D块而对原有2D块内部电路进行跨层重新布局和布线的过程。 |
| **技术特征M**：其进一步包括：根据所重新实施的布置及所重新实施的路由确定跨越所述3D块中的所述多个层可用的共享空间<br>**《未公开》** | 对比文件未提及根据重新实施的布置和路由来确定空间。 | 此特征依赖于技术特征L（重新实施布置及路由）。既然技术特征L未被公开，且对比文件中“重複領域”的确定是基于块的功能和位置，而非基于内部电路的重新布局布线，因此该特征也未被公开。 |
| **技术特征N**：及根据跨越所述3D块中的所述多个层可用的所述共享空间放置所复制的I/O引脚位置。<br>**《未公开》** | 对比文件未提及“复制的I/O引脚位置”。 | 此特征结合了“共享空间”（特征B）和“复制的I/O引脚位置”（特征D）。虽然特征B可能被隐含公开，但核心的“引脚复制”（特征D）未被公开。因此，“根据共享空间放置复制的引脚”这一完整的技术方案无法从对比文件中得出。 |
### 结论代码
根据上述分析，对比文件直接公开了技术特征G，隐含公开了技术特征B、C、E、F、H、I、J。
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