**对比文件名称**：发明专利_JP2003045974A Pattern layout method of superconduction logical integrated circuit
**目标专利名称**：具有用于3D集成电路的折叠块及复制引脚的知识产权块设计（说明书）
**模型名称**：本次调用未指定具体模型名称，本次评估基于给定的目标专利与对比文件进行。
## 特征比对表格 ##
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **特征A**: 将具有一或多个电路组件的二维2D块折叠成具有多个层的三维3D块，其中所折叠的2D块中的所述一或多个电路组件分布在所述3D块中的所述多个层中<br>**《直接公开》** | [0001] 本発明は、超伝導論理集積回路を複数の層領域部分に分割し、3次元的に積層して構築する超伝導論理集積回路のパタンレイアウト方法に関する。<br>[0007] 本発明の超伝導論理集積回路のパタンレイアウト方法は、超伝導論理集積回路を複数の層（N層）領域部分に分割して、３次元的に積層して構築し、各分割部分ごとに好適なパタンレイアウトを得るための方法である。...スタンダードセル方式による自動配置配線手法の中で用いられるフロアプランを...超伝導論理集積回路の分割層数に従って分割する。 | 对比文件明确公开了将集成电路（即“超伝導論理集積回路”）分割成多个层（N层）并三维堆叠构建的技术方案（[0001]，[0007]）。其中，电路组件以“スタンダードセル”（标准单元）的形式存在，这些单元通过自动布局布线分布在分割后的各层中（[0007]）。因此，对比文件实质上公开了将一个电路（可视为一个“块”）从二维布局（未分割前可视为2D）分割并分布到多层（3D）中的技术特征，其作用同样是实现电路的3D集成。特征A被直接公开。 |
| **特征B**: 确定跨越所述3D块中的所述多个层可用的共享空间<br>**《隐含公开》** | [0008] 各領域1,2,3,・・・N-1,Ｎの面積は等しく、それらの面積の合計は、回路全体に必要な全セルの面積の合計の1.5倍から2倍に設定すると効率よく自動配置が行われる。...また、回路用フロアプラン１２の各列は、自動配線を効率的に行うため、スタンダードセル１０と同じ高さを持つものとする。...フロアプラン列の間隔ｄは、スタンダードセルの高さに近い値で一定となるように設定するのが望ましい。これにより、各層のフロアプラン列の間にある配線用チャネル領域が十分に重なるように設定することができ、相関接続ビアの配置が容易となる。 | 对比文件虽未明确使用“共享空间”一词，但其在设置多层布局规划（フロアプラン）时，规定了各层总面积、列高度和列间距d，并明确指出这样设置是为了使各层的配线用通道区域（配線用チャネル領域）充分重叠，以便于层间连接通孔（ビア）的配置（[0008]）。本领域技术人员可以理解，这种为了使布线（尤其是垂直连接）更容易而进行规划和预留的区域，正是为了在多層之间提供可用于放置连接结构（如通孔）和进行布线的“共享空间”。因此，确定这样的空间是实施该3D布局方法隐含且必要的步骤。特征B被隐含公开。 |
| **特征C**: 将一或多个输入/输出I/O引脚位置放置在所述共享空间中<br>**《隐含公开》** | [0008] ...回路用フロアプラン１２を取り囲むパッド用フロアプラン１１は、第１層または第Ｎ層にパッドを配置するための領域として設定する。<br>[0010] なお、パッドセルについては、第1層または第Ｎ層の周辺部に配置する。 | 对比文件公开了“パッド用フロアプラン”（焊盘用布局规划区域）和“パッドセル”（焊盘单元），其功能是用于输入/输出连接，对应于目标专利的I/O引脚（[0008]，[0010]）。虽然对比文件明确将焊盘设置在第1层或第N层的“周辺部”（周边部），而非严格意义上的“共享空间”内，但对比文件定义的“共享空间”（即重叠的配线通道区域）是为了便于布线。在3D布局中，将I/O引脚（焊盘）放置在便于与各层内部电路以及层间连接结构（通孔）进行连接的、经过规划的区域（包括周边部及与之相连的通道区域），是本领域技术人员在实施多层布线时的常规设计选择。因此，将I/O引脚位置放置在为布线预留的、经过规划的区域（即广义的“共享空间”）内，是隐含公开的。特征C被隐含公开。 |
| **特征D**: 跨越所述3D块中的所述多个层复制所述一或多个I/O引脚位置<br>**《未公开》** | 无相关描述。 | 对比文件仅描述了在第1层或第N层设置焊盘（I/O引脚），并未提及将同一个I/O引脚的位置在多个层上进行“复制”，使得同一引脚信号点在多个层上都物理存在。目标专利的“复制引脚”是其核心技术之一，旨在便于不同层的其他块连接。对比文件未公开此特征。 |
| **特征E**: 及使用放置于所述3D块内部的一或多个块内硅穿孔TSV连接所复制的I/O引脚位置，其中所复制的I/O引脚位置中的一者处的第一I/O引脚耦合至同一层中的两个或更多个电路组件。<br>**《未公开》** | [0007] また、本発明では、隣接する層の間での電気的接続のために層間接続ビアを用いることができる。<br>[0008] なお、隣接する層の間を電気的に接続するために、下記のような定義の層間接続ビアを用いる。V12：第1層と第2層の間で同じ座標を持つ層間接続ビア...<br>[0012] ...デバイス集積回路が形成されている基板の表面から裏面に貫通する孔を設け、その中を絶縁層で覆ってから、電極材料で充填することにより、貫通電極を形成して、層間の電気接続を実現するものである。したがって、層間接続ビア構造としては、このような貫通電極構造を用いることができる。 | 对比文件公开了使用层间连接通孔（ビア）或贯通电极（貫通電極）进行层间电连接，其相当于TSV技术（[0007], [0008], [0012]）。然而，对比文件中的这些通孔是用于连接不同层上的电路组件，并未提及用于连接“复制的I/O引脚位置”。更关键的是，对比文件完全没有公开“复制的I/O引脚”这一前提特征（特征D）。因此，使用TSV连接复制引脚的技术方案无从谈起。此外，对比文件也未具体描述一个I/O引脚耦合至同一层中两个或更多个电路组件。特征E未被公开。 |
| **特征F**: 其进一步包括：根据与所述集成电路中的一或多个其它块相关联的层位置将所述一或多个其它块连接到所复制的I/O引脚位置中的一者。<br>**《未公开》** | 无相关描述。 | 此特征依赖于“复制的I/O引脚位置”的存在（特征D）。由于对比文件未公开引脚复制，因此也就不存在基于层位置选择连接哪个复制引脚的技术方案。特征F未被公开。 |
| **特征G**: 其进一步包括：执行3D布图规划以将所述3D块及所述一或多个其它块封装成与所述集成电路相关联的全芯片设计。<br>**《直接公开》** | [0007] 本発明の超伝導論理集積回路のパタンレイアウト方法は、超伝導論理集積回路を複数の層（N層）領域部分に分割して、３次元的に積層して構築し、各分割部分ごとに好適なパタンレイアウトを得るための方法である。<br>[0010] 最後に、残りのスタンダードセルを全層のフロアプラン内に均等に自動配置する。最終的に、スタンダードセルおよびパッドセルについて、電気的に相互接続するため、層間接続ビアと配線層を用いて、自動配線を実施する。...以上の手順により、N層に分割された回路全体のレイアウトパターンが得られる。 | 对比文件所描述的整个方法，就是从电路开始，通过分割、布局、布线等一系列步骤，最终得到整个多层（3D）集成电路的布局图案（レイアウトパターン）（[0007]，[0010]）。这实质上就是执行3D布图规划（3D floorplanning）以构建全芯片设计的过程。特征G被直接公开。 |
| **特征H**: 其中确定所述一或多个I/O引脚位置包括：选择所述一或多个I/O引脚位置以跨越所述3D块中的所述多个层复制，从而最小化所述全芯片设计中的总线长及占用面积。<br>**《未公开》** | [0003] ...総配線長が最小になるような配置を求めるため、クラスタリング法、ミニカット法、シミュレーテッドアニール法、遺伝的アルゴリズムなどが用いられる。<br>[0011] 自動配置を実施する際に評価パラメータとして用いられる、すべての配線長を合計した総配線長を下記のような計算方式で算出する。 | 对比文件确实提及以最小化总配线长（総配線長）作为布局目标（[0003]），并给出了计算总配线长的方法（[0011]）。然而，对比文件从未将“最小化总线长及占用面积”这一设计目标与“选择I/O引脚位置以进行跨层复制”这一具体技术手段相关联。其优化目标是针对整个电路的布局和布线，而非专门针对I/O引脚的复制策略。特征H未被公开。 |
| **特征I**: 其中所述一或多个块内TSV提供所复制的I/O引脚位置之间的垂直连接。<br>**《未公开》** | [0007] また、本発明では、隣接する層の間での電気的接続のために層間接続ビアを用いることができる。<br>[0008] なお、隣接する層の間を電気的に接続するために、下記のような定義の層間接続ビアを用いる。... | 同特征E的论述，对比文件公开了使用通孔（ビア）进行层间连接，但未提及这些通孔用于连接“复制的I/O引脚位置”。特征I依赖于特征D，因此未被公开。 |
| **特征J**: 其中所述2D块及所述3D块包括知识产权IP块。<br>**《未公开》** | 无相关描述。 | 对比文件通篇描述的是超导逻辑集成电路及其标准单元（スタンダードセル）的布局方法，并未提及“知识产权块（IP块）”这一概念。特征J未被公开。 |
| **特征K**: 其中将所述2D块折叠成所述3D块进一步包括：将所述2D块分割成所述多个层<br>**《直接公开》** | [0001] 本発明は、超伝導論理集積回路を複数の層領域部分に分割し、3次元的に積層して構築する超伝導論理集積回路のパタンレイアウト方法に関する。<br>[0007] ...超伝導論理集積回路を複数の層（N層）領域部分に分割して、３次元的に積層して構築し... | 对比文件明确且多次公开了将集成电路（即目标专利中的“2D块”在折叠前的状态）分割（分割）成多个层（[0001]，[0007]）。特征K被直接公开。 |
| **特征L**: 及重新实施与所述2D块中的所述一或多个电路组件相关联的布置及路由，以将所折叠的2D块中的所述一或多个电路组件分布在所述3D块中的所述多个层中并且将分布在所述3D块中的所述多个层中的所述一或多个电路组件互连。<br>**《直接公开》** | [0007] ...各分割部分ごとに好適なパタンレイアウトを得るための方法である。...クリティカルパス以外のスタンダードセルについては、通常の配置アルゴリズムに基づき、配置を行うことを特徴としている。<br>[0010] 最後に、残りのスタンダードセルを全層のフロアプラン内に均等に自動配置する。最終的に、スタンダードセルおよびパッドセルについて、電気的に相互接続するため、層間接続ビアと配線層を用いて、自動配線を実施する。 | 对比文件详细描述了在分割后，对各层内的标准单元进行自动配置（布局）和自动配線（布线）的过程（[0007]，[0010]）。这正是“重新实施布置及路由”，以实现组件在各层的分布和互连（包括使用层间通孔进行垂直互连）。特征L被直接公开。 |
| **特征M**: 其进一步包括：根据所重新实施的布置及所重新实施的路由确定跨越所述3D块中的所述多个层可用的共享空间<br>**《隐含公开》** | [0008] ...フロアプラン列の間隔ｄは、スタンダードセルの高さに近い値で一定となるように設定するのが望ましい。これにより、各層のフロアプラン列の間にある配線用チャネル領域が十分に重なるように設定することができ、相関接続ビアの配置が容易となる。<br>[0010] この過程において、各層のフロアプラン列の間にある配線用チャネル領域ができるだけ広く重なるように配慮する。また、配線に使える空き領域がなくなった場合は、フロアプラン間の距離dを広げて、自動配線を続行する。 | 对比文件在描述布局和布线过程时，强调要考虑并使各层的配线通道区域尽可能广泛地重叠，甚至在布线空间不足时调整布局规划间距d（[0008]，[0010]）。这表明，在实施布局和布线（即“重新实施的布置及路由”）的过程中或之后，需要评估和确定可用于布线和通孔放置的、在各层间重叠的空间（即“共享空间”）。本领域技术人员可以合理推断，为了优化布线，根据实际的布局和布线情况来确定和调整这种共享空间是隐含的、必然的步骤。特征M被隐含公开。 |
| **特征N**: 及根据跨越所述3D块中的所述多个层可用的所述共享空间放置所复制的I/O引脚位置。<br>**《未公开》** | 无相关描述。 | 此特征依赖于“复制的I/O引脚位置”（特征D）和“根据共享空间放置”这两个前提。对比文件既未公开引脚复制，也未将I/O引脚（焊盘）的放置与“共享空间”（重叠的通道区域）明确关联，而是将其放在特定层的周边。特征N未被公开。 |
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