**对比文件名称**：发明申请_US20150131364A1 NEGATIVE BITLINE BOOST SCHEME FOR SRAM WRITE-ASSIST
**目标专利名称**：117自适应负位线写入辅助
**本次调用模型名称**：创造性评估模型
## 特征比对表格 ##
| 技术特征描述及公开性判断 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：其包括：位线对《直接公开》 | 图2（及对应说明）显示位线BL和补充位线BLB。 | 对比文件明确公开了用于写入SRAM单元的互补位线对（BL和BLB），这与目标专利中的“位线对”技术特征相同。因此，技术特征A被直接公开。 |
| **技术特征B**：写入辅助电路，包含：电容器，具有耦合到负位线升压端子的第一端子以用于将负位线升压提供到所述位线对中的放电位线《直接公开》 | 图2中，电容器C1的第一端（阳极）通过延迟元件142耦合到节点18（boost信号），第二端（阴极）耦合到节点1（Node 1）。节点1通过晶体管N2、N3连接到写入驱动器INV1、INV2，进而连接到位线BL/BLB（参见[0022]段）。 | 对比文件公开的升压电路102包含电容器C1，其第二端（阴极）耦合到节点1（负位线升压节点），用于在写入操作期间提供负电压（负位线升压）至位线（参见[0023]段“This causes a discharge from capacitor C1, which drives boost Node 1 from ground (low) to a first negative value. This negative voltage is provided to bit lines (BL/BLB)…”）。这完全对应目标专利中电容器用于提供负位线升压的功能。因此，技术特征B被直接公开。 |
| **技术特征C**：第一反相器，具有耦合到所述电容器的第二端子的输出，所述反相器具有接地端子《隐含公开》 | 图2中，反相器INV3的输出（即boost信号）连接到延迟元件140，并驱动晶体管N1的栅极和电容器C1的第一端（通过延迟元件142）。文中未明确描述INV3具有“接地端子”。 | 作为本领域公知常识，任何CMOS反相器必然包含电源端（VDD）和接地端（GND）以构成完整的工作回路。对比文件图2虽未明确画出INV3的接地端，但本领域技术人员能够毫无疑义地理解，为了实现其逻辑反转功能，INV3必须具有接地端子。其输出驱动后续电路（延迟元件、晶体管栅极），这与目标专利中反相器驱动电容器第二端子（阳极）的作用在电路逻辑上是相似的（均为产生控制信号）。因此，技术特征C被隐含公开。 |
| **技术特征D**：开关，耦合于所述接地端子与接地之间，所述开关被配置成响应于升压跟踪信号的确证而断开以使得所述电容器的所述第二端子浮置以终止所述放电位线的所述负位线升压《未公开》 | 图2中，晶体管N1连接在节点1与地之间，其栅极由boost信号控制。当boost信号为低时，N1关断，使节点1与地断开（浮置），从而终止负位线升压（参见[0023]段“Delayed boost signal 1 turns off discharge transistor N1... At this time, transistor N1 is off, which disconnects Node 1 from the ground node...”）。 | **作用对比**：对比文件中的开关（N1）响应的是“boost signal”（或其后延迟版本），该信号来源于对dummy bit line（Node 2）电平跳变的检测。目标专利中的开关（M2）响应的是“升压跟踪信号”，该信号来源于对虚设存储器单元完成写入操作的检测。<br>**关键区别**：目标专利的“升压跟踪信号”的核心在于其由“模型化写入操作的完成”触发，旨在自适应PVT变化，确保负升压恰好在真实写入完成时终止。对比文件的“boost signal”虽然也基于dummy bit line的跳变，但其dummy bit line的驱动源是“dummy write driver tracking circuit 110”（一个模拟写入驱动器的电路，参见[0022]段），而非模拟存储器单元本身及其写入完成状态。对比文件未公开使用“虚设存储器单元”来模拟真实存储器单元的写入操作，其检测的是写入驱动信号的传播，而非单元状态的翻转。因此，虽然都存在开关断开使节点浮置以终止升压的动作，但控制该动作的信号产生的机理、所解决的问题（自适应PVT vs. 顺序升压时序控制）以及技术方案的本质不同。技术特征D中“响应于升压跟踪信号的确证”这一限定条件，在对比文件中未被公开。 |
| **技术特征E**：多个虚设存储器单元，并联耦合于一对虚设位线之间，所述多个虚设存储器单元被配置成电模型化对通过一对存取晶体管耦合到所述位线对的存储器单元的写入操作《未公开》 | 对比文件提及“dummy bit line 105 coupled to a dummy write driver tracking circuit 110”（[0022]段）。 | 对比文件公开了“dummy bit line”和“dummy write driver tracking circuit 110”。然而，“dummy write driver tracking circuit 110”是一个模拟写入驱动器的电路（包含INV5和N4，参见图2及[0022]段），其作用是模拟写入驱动器INV1/INV2对位线的驱动行为（参见[0023]段“It also turns on transistor N4 to connect Node 2 to the output of INV5, which is logic low.”）。它并非由“多个虚设存储器单元”构成，也没有模拟“对...存储器单元的写入操作”的完成（即单元内部数据的成功翻转）。目标专利的“虚设存储器单元”是真实SRAM单元的复制品（包含交叉耦合反相器和存取管），用于精确模拟真实单元写入完成所需的时间（参见目标专利[0027]-[0029]段）。对比文件未公开此类结构。因此，技术特征E未被公开。 |
| **技术特征F**：以及写入检测电路，被配置成响应于对所述多个虚设存储器单元的所述模型化写入操作的完成而确证所述升压跟踪信号。《未公开》 | 对比文件有“detector 120, which in the illustrated embodiment is an inverter (INV4)”，其检测dummy bit line（Node 2）的跳变（[0022], [0023]段）。 | 对比文件的“detector 120”检测的是“dummy bit line”（Node 2）上的电压跳变，该跳变由“dummy write driver tracking circuit 110”驱动产生，模拟的是写入驱动器输出信号的变化。而目标专利的“写入检测电路”响应的是“对多个虚设存储器单元的模型化写入操作的完成”，即虚设存储单元内部数据状态的翻转（Q信号的二进制转变，参见目标专利[0022]段）。二者检测的对象和物理意义完全不同。对比文件未公开检测“虚设存储器单元”完成写入操作的电路。因此，技术特征F未被公开。 |
| **技术特征G**：其进一步包括：字线，被配置成针对所述存取晶体管中的每一个而驱动栅极《未公开》 | 对比文件全文未提及“字线（Word Line, WL）”。 | 虽然SRAM单元通常由字线控制存取晶体管的栅极是本领域公知常识，但对比文件说明书及附图均未明确描述或示出字线结构。其技术方案聚焦于位线侧的升压电路，未涉及字线的具体配置或建模。因此，技术特征G未被公开。 |
| **技术特征H**：一对虚设位线，被配置成电模型化一对位线《未公开》 | 对比文件提及“dummy bit line 105”（[0022]段）。 | 对比文件仅提及一条“dummy bit line 105”。目标专利明确要求“一对虚设位线”（DBL和DBLB，参见图3、4），以模拟真实的互补位线对（BL/BLB）。对比文件未公开互补的一对虚设位线。因此，技术特征H未被公开。 |
| **技术特征I**：以及虚设字线，被配置成电模型化所述存储器字线的字线出现时间，其中所述多个虚设存储器单元包含一对虚设存取晶体管，所述存取晶体管被配置成使其栅极由所述虚设字线驱动以耦合到所述虚设存储器单元从而耦合到所述一对虚设位线。《未公开》 | 对比文件全文未提及“虚设字线（Dummy Word Line, DWL）”或“虚设存取晶体管”。 | 目标专利的核心之一是利用虚设字线来精确模型化真实字线的出现时间（延迟），从而精确模拟真实单元的写入时序（参见目标专利[0025]段）。对比文件完全没有涉及对字线时序的建模。其dummy bit line的驱动源是dummy write driver，而非由虚设字线控制的虚设存取晶体管连接的虚设存储器单元。因此，技术特征I未被公开。 |
| **技术特征J**：其中所述虚设存储器单元包含一对交叉耦合的反相器，且其中所述交叉耦合的反相器中的一个被配置成驱动虚设存储器单元输出信号《未公开》 | 对比文件未描述任何“虚设存储器单元”的内部结构。 | 如前述，对比文件未公开目标专利中定义的“虚设存储器单元”。其dummy write driver tracking circuit 110是一个简单的反相器（INV5）加开关（N4）的电路，并非由交叉耦合反相器构成的SRAM单元。因此，技术特征J未被公开。 |
| **技术特征K**：并且其中写入检测信号被配置成响应于所述虚设存储器单元输出信号的二进制转变而确证所述升压跟踪信号。《未公开》 | 对比文件中，detector 120响应dummy bit line（Node 2）的电压跳变（[0023]段）。 | 对比文件检测的是dummy bit line的电压跳变（从高到低），这模拟的是写入驱动器输出信号的变化。目标专利检测的是“虚设存储器单元输出信号的二进制转变”，即单元存储节点的逻辑状态变化（Q信号翻转），这模拟的是单元被成功写入。二者原理和目的不同。因此，技术特征K未被公开。 |
| **技术特征L**：其中所述写入检测电路包含被配置成输出所述虚设存储器单元输出信号的延迟版本和补充虚设存储器单元输出信号的延迟版本的反相器的串联链。《未公开》 | 对比文件有延迟元件130、140、142、144（[0022]段）。 | 对比文件的延迟元件（130, 140等）用于对detector 120输出的信号进行延迟，以产生不同时序的boost控制信号，实现顺序升压。目标专利的反相器串联链（220, 225, 230, 240）是用于延迟“虚设存储器单元输出信号（Q）”及其补信号（QB），以在写入检测电路内部生成时序控制信号（detect_n）。两者电路结构、输入信号和功能目的均不相同。因此，技术特征L未被公开。 |
| **技术特征M**：其中所述写入检测电路包含被配置成响应于所述虚设存储器单元输出信号的确证而接通的第一反相器和被配置成响应于补充虚设存储器输出信号的确证而断开的第二反相器。《未公开》 | 对比文件未描述此类电路结构。 | 目标专利图2中的写入检测电路200包含由P1、M3、反相器201构成的第一路径和由P2、M4、反相器205构成的第二路径，分别响应Q和QB信号（参见[0020]段）。对比文件完全没有公开这种基于虚设存储器单元输出信号及其补信号来分别控制不同电源/接地通路的特定电路结构。因此，技术特征M未被公开。 |
| **技术特征N**：其中所述写入检测电路包含被配置成锁存所述升压跟踪信号的锁存器。《未公开》 | 对比文件未描述任何锁存升压跟踪信号的锁存器结构。 | 目标专利的写入检测电路200包含由反相器210和215构成的锁存器，用于锁存升压跟踪信号130的状态（参见[0023]段）。对比文件的升压控制信号（boost signal及其延迟版本）是直接由延迟链产生的脉冲信号，未公开锁存结构来维持其状态。因此，技术特征N未被公开。 |
| **技术特征O**：其中所述写入检测电路被配置成响应于字线复位信号的确证而将所述升压跟踪信号充电到电源电压。《未公开》 | 对比文件未提及“字线复位信号”。 | 目标专利中，字线复位信号用于在写入操作后控制锁存器并将升压跟踪信号预充电至高电平（参见[0021], [0023]段）。对比文件没有对应的信号或功能。因此，技术特征O未被公开。 |
| **技术特征P**：其中所述锁存器包含具有耦合到开关的锁存器接地端子的反相器，所述开关被配置成响应于字线复位信号的确证而将所述锁存器接地端子耦合到接地。《未公开》 | 对比文件未提及此类锁存器结构及控制开关。 | 如特征N、O所述，对比文件未公开锁存器及字线复位信号。因此，技术特征P未被公开。 |
| **技术特征Q**：其中所述升压跟踪信号为低态有效信号，且其中写入检测信号被配置成在其确证期间使所述升压跟踪信号接地。《未公开》 | 对比文件中，detector 120输出高电平（经过延迟反相后产生低电平的boost信号）来启动升压（[0023]段）。 | 目标专利的升压跟踪信号（130）是低电平有效，确证时（低电平）使开关M2关断，从而终止升压（参见[0019]段）。对比文件中的核心控制信号“boost signal”也是低电平有效（变低时启动升压，参见[0023]段），但其产生逻辑和作用时机与目标专利的“升压跟踪信号”不同。更重要的是，目标专利中“写入检测信号”（detect_n）确证（高电平）期间使升压跟踪信号接地（通过M5，参见[0021]段）。对比文件没有对应“写入检测信号”及其使升压跟踪信号接地的具体电路（其detector输出直接用于产生boost信号）。因此，技术特征Q未被公开。 |
| **技术特征R**：其包括：在对通过一对位线存取的存储器单元的写入操作期间，将所述位线中的放电位线耦合到充电电容器的第一端子，同时所述充电电容器的第二端子耦合到接地以开始所述放电位线的负位线升压操作《直接公开》 | 图2及[0023]段描述：在写入使能（Write Enable）期间，晶体管N1导通，将节点1（Node 1，即充电电容器C1的第二端/阴极）连接到地。当boost信号变低（经过延迟）后，晶体管N1关断，同时电容器C1放电，将节点1从地电位驱动至负电压（第一负压），该负压通过写入驱动器提供到位线（BL/BLB）。 | 对比文件公开了在写入操作期间，通过将充电电容器（C1）的第二端（阴极，即节点1）先接地（通过导通的N1），然后在控制信号（boost信号延迟版）作用下关断N1并使电容器放电，从而在位线上产生负电压升压的操作过程。这对应于目标专利特征R中描述的“将放电位线耦合到充电电容器的第一端子，同时充电电容器的第二端子耦合到接地以开始负位线升压操作”。因此，技术特征R被直接公开。 |
| **技术特征S**：响应于对所述存储器单元的所述写入操作的起始，确定对至少一个虚设存储器单元的写入操作何时完成《未公开》 | 对比文件描述：响应于Write Enable信号变高，dummy write driver tracking circuit 110驱动dummy bit line（Node 2）从高变低，detector 120检测到此跳变（[0023]段）。 | 对比文件确定的是“dummy bit line上的电压跳变”发生的时刻，该跳变由模拟写入驱动器（dummy write driver）驱动产生。这并非确定“对至少一个虚设存储器单元的写入操作何时完成”。如前述，目标专利的“虚设存储器单元”是模拟真实存储单元行为的电路，其“写入操作完成”是指单元内部数据被成功改变（Q信号翻转）。对比文件未公开此类单元或对其写入完成时刻的判定。因此，技术特征S未被公开。 |
| **技术特征T**：以及响应于对所述至少一个虚设存储器单元的所述写入操作完成的所述确定而使所述第二端子浮置以终止所述负位线升压操作，其中所述确定所述写入操作何时完成使用并联耦合于一对虚设位线之间的多个虚设存储器单元。《未公开》 | 图2及[0023]段：detector 120检测到Node 2跳变后，经过延迟（Delay 1+2），boost信号（或其延迟版本）控制晶体管N1关断，使节点1浮置，从而终止升压（实际上，在对比文件中，N1关断是升压的开始，但N1保持关断期间升压持续，其重新导通才使节点1接地终止负压。但“使端子浮置以终止升压”的动作逻辑是存在的）。 | **作用对比**：对比文件确实存在“使第二端子（节点1）浮置”的动作（通过关断N1），并且该动作响应于一个检测事件（Node 2跳变）。<br>**关键区别**：1. 触发该动作的“确定”依据不同：对比文件依据的是模拟写入驱动器输出信号的跳变；目标专利依据的是虚设存储器单元写入操作的完成（单元状态翻转）。2. 目标专利明确限定“使用并联耦合于一对虚设位线之间的多个虚设存储器单元”来完成该确定，对比文件未公开此结构。因此，虽然存在“使端子浮置”的相似动作，但触发该动作的“确定”机制和所使用的结构未被公开。技术特征T作为一个整体（包含其限定的确定方式）未被公开。 |
| **技术特征U**：其中使所述电容器的所述第二端子浮置包括对于耦合到所述电容器的所述第二端子的反相器而使接地端子与接地分离。《未公开》 | 图2中，使电容器C1第二端（节点1）浮置是通过关断晶体管N1实现的。N1并非反相器的接地端子开关。 | 目标专利中，使电容器第二端子（阳极）浮置是通过关断开关M2，从而断开反相器120的接地端子与地之间的连接实现的（参见图1及[0019]段）。对比文件中，使节点1浮置是通过关断连接在节点1与地之间的开关晶体管N1实现的（参见图2）。N1并非连接在某个“反相器的接地端子”与地之间。因此，实现“浮置”的具体电路结构不同，技术特征U未被公开。 |
| **技术特征V**：其中确定对所述至少一个虚设存储器单元的所述写入操作何时完成包含使用虚设字线模型化字线出现周期。《未公开》 | 对比文件未提及“虚设字线”。 | 如特征I所述，对比文件完全没有涉及对字线时序（出现周期）的建模。因此，技术特征V未被公开。 |
| **技术特征W**：其中确定对所述至少一个虚设存储器单元的所述写入操作何时完成包含加载所述一对虚设位线以匹配所述一对位线的电容负载。《未公开》 | 对比文件未提及对dummy bit line进行电容负载匹配。 | 目标专利通过“虚设负载单元335”来加载虚设位线，以匹配真实位线的电容负载（参见[0027]段）。对比文件的dummy bit line 105未提及有此负载匹配设计。因此，技术特征W未被公开。 |
| **技术特征X**：其中确定对所述至少一个虚设存储器单元的所述写入操作何时完成包括检测来自至少一个虚设存储器单元的虚设存储器输出信号的二进制转变。《未公开》 | 对比文件中，detector 120检测的是“dummy bit line”（Node 2）的电压跳变（[0023]段）。 | 如特征K所述，对比文件检测的是模拟驱动器输出节点的电平变化，而非“虚设存储器单元”内部存储节点的状态（二进制）转变。因此，技术特征X未被公开。 |
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