对比文件名称：发明申请_US20100232244A1 SEMICONDUCTOR MEMORY DEVICE
目标专利名称：自适应负位线写入辅助
模型名称：GPT-4
## 特征比对表格 ##
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：其包括：位线对《直接公开》 | [0024] “The memory cell array 1 includes ... a plurality of bit line pairs BL of bit lines BLt, BLc” | 对比文件明确公开了位线对（bit line pairs BL），用于连接SRAM存储单元。该特征在对比文件中用于数据传输，与目标专利中作为写入路径的位线对作用相同，均构成存储器基本结构。因此，该技术特征被对比文件直接公开。 |
| **技术特征B**：写入辅助电路，包含：电容器，具有耦合到负位线升压端子的第一端子以用于将负位线升压提供到所述位线对中的放电位线《直接公开》 | [0029] “The boot strap circuit 3 includes ... a boot-strap capacitor C_boost.”<br>[0043] “... the capacitive coupling with the capacitor C_boost brings the node N to around a voltage, −VDD.”<br>[0043] “... the potential level Vbl on the bit line BLt as represented by the following expression 1.” | 对比文件公开了自举电路（boot strap circuit 3），其包含电容器C_boost。在写入操作时，通过该电容器的耦合作用，将节点N的电位下拉至负电压（-VDD）。节点N通过写入缓冲电路4（对应目标专利的写入驱动器）连接到被驱动至地的放电位线（如BLt），从而将负电压（负位线升压）提供至该放电位线。电容器C_boost在对比文件中用于产生负位线升压以改善写入特性，与目标专利中电容器的作用相同。因此，该技术特征被直接公开。 |
| **技术特征C**：第一反相器，具有耦合到所述电容器的第二端子的输出，所述反相器具有接地端子《直接公开》 | [0029] “The inverter IV6 has an output terminal connected via the inverters IV7-IV8 to a node A at one end of the capacitor C_boost.” | 对比文件公开了反相器IV7和IV8串联，其输出驱动电容器C_boost的一端（节点A）。反相器作为基本逻辑电路，必然包含电源端子和接地端子以实现逻辑翻转功能。因此，本领域技术人员能够毫无疑义地确定，驱动节点A的反相器（IV7-IV8）具有接地端子。该反相器用于在写入开始时驱动电容器端子，与目标专利中第一反相器的作用相同。因此，该技术特征被直接公开。 |
| **技术特征D**：开关，耦合于所述接地端子与接地之间，所述开关被配置成响应于升压跟踪信号的确证而断开以使得所述电容器的所述第二端子浮置以终止所述放电位线的所述负位线升压《未公开》 | 未发现相关内容。 | 目标专利的核心在于通过主动断开开关使反相器接地端子浮置，从而主动终止负位线升压。对比文件的自举电路3中，电容器C_boost的阳极（节点A）通过反相器链驱动，阴极（节点N）通过晶体管Q12、Q13放电至地。当升压使能信号boost_en变高时，晶体管Q12关断，但节点N的电位由电容耦合和电荷分配决定，并持续施加于位线，直至写入操作结束、预充电或电路复位。对比文件并未公开一个响应于跟踪信号而断开、以使电容器某一端子（特别是驱动其的电路的接地端）浮置，从而“终止”升压的开关结构。两者在终止升压的机制上存在本质区别。因此，该技术特征既未被直接公开，也未被隐含公开。 |
| **技术特征E**：多个虚设存储器单元，并联耦合于一对虚设位线之间，所述多个虚设存储器单元被配置成电模型化对通过一对存取晶体管耦合到所述位线对的存储器单元的写入操作《隐含公开》 | [0055] “The SRAM according to the present embodiment includes a dummy cell DC connected to the replica bit lines RBL, different from the first embodiment.”<br>[0056] “The dummy cell DC has the same configuration as the normal SRAM cell SC shown in FIG. 2.”<br>[0056] “FIG. 6 shows only one dummy cell DC though plural dummy cells are actually connected in parallel.” | 对比文件第二实施例明确公开了连接到复制位线（RBL）的虚设单元（dummy cell DC），且其结构与正常的SRAM单元相同。说明书中明确指出，虽然图中仅显示一个，但实际上有多个（plural）虚设单元并联连接。这些虚设单元通过其存取晶体管（由虚设字线DWL驱动）耦合到复制位线，用于在写入时放电复制位线，从而模拟（model）真实存储单元（其存取晶体管由字线WL驱动）的写入操作过程。因此，本领域技术人员能够从对比文件公开的“多个并联的、结构相同的虚设单元”中，合理推断出使用它们来“电模型化”对真实存储器单元的写入操作。该技术特征被隐含公开。 |
| **技术特征F**：以及写入检测电路，被配置成响应于对所述多个虚设存储器单元的所述模型化写入操作的完成而确证所述升压跟踪信号。《直接公开》 | [0028] “The potential on the replica bit lines RBL is provided as a boost enable signal boost_en, via the inverters IV3-IV5. ... have a function of inverting the output signal, that is, the boost enable signal boost_en from “L” to “H” when the voltage on the replica bit lines RBL descends from the precharged voltage VDD to around ½ the voltage VDD.”<br>[0057] “Once the dummy word line DWL is selected, the dummy cell DC discharges the replica bit lines RBL ... the replica bit lines RBL are discharged by the dummy cell DC and the replica buffer circuit 2.” | 对比文件公开了由反相器IV3-IV5构成的电路，其监测复制位线RBL的电压。当RBL电压因虚设单元DC和复制写入缓冲电路的放电作用而下降到约VDD/2时，该电路输出信号boost_en从“L”翻转为“H”。该boost_en信号即为对比文件中的升压跟踪/使能信号。其确证（从L到H）直接响应于对虚设单元（及复制电路）的模型化写入操作（表现为复制位线放电至特定电平）的完成。这与目标专利中写入检测电路的功能一致。因此，该技术特征被直接公开。 |
| **技术特征G**：其进一步包括：字线，被配置成针对所述存取晶体管中的每一个而驱动栅极《直接公开》 | [0025] “The first and second transfer transistors Q5, Q6 have respective gate terminals connected to the word line WL.” | 对比文件图2及相应描述明确公开了字线WL连接至存储单元中存取晶体管（Q5， Q6）的栅极，用于在存取时驱动它们。该特征在对比文件中用于选择存储单元，与目标专利中作用相同。因此，该技术特征被直接公开。 |
| **技术特征H**：一对虚设位线，被配置成电模型化一对位线《直接公开》 | [0026] “... two replica bit lines RBL having almost the same length as the bit line pair BL are disposed.” | 对比文件明确公开了复制位线对（replica bit lines RBL），其设置长度与真实的位线对（BL）几乎相同，目的是为了模拟（model）真实位线的电容和放电行为（参见效果部分，用于优化负升压时序和电平）。因此，该技术特征被直接公开。 |
| **技术特征I**：以及虚设字线，被配置成电模型化所述存储器字线的字线出现时间，其中所述多个虚设存储器单元包含一对虚设存取晶体管，所述存取晶体管被配置成使其栅极由所述虚设字线驱动以耦合到所述虚设存储器单元从而耦合到所述一对虚设位线。《直接公开》 | [0056] “In the dummy cell DC the transfer transistors Q5, Q6 have respective gates connected to a dummy word line DWL, different from the normal SRAM cell SC.”<br>[0057] “In writing in the SRAM of the present embodiment, the dummy word line DWL is boosted to “H” at the same time as the timing when the normal selected word line WL is boosted to “H”.” | 对比文件第二实施例明确公开了虚设字线（Dummy Word Line, DWL），其连接至虚设单元（DC）中存取晶体管的栅极，并且在与真实字线（WL）相同的时序被确证（boosted to “H”）。这直接公开了使用虚设字线来模型化（电模拟）真实字线的出现时间（timing）。虚设单元中包含的存取晶体管（Q5, Q6）由其栅极上的DWL驱动，从而将虚设单元耦合到虚设位线（RBL）。因此，该技术特征被直接公开。 |
| **技术特征J**：其中所述虚设存储器单元包含一对交叉耦合的反相器，且其中所述交叉耦合的反相器中的一个被配置成驱动虚设存储器单元输出信号《隐含公开》 | [0025] 描述了SRAM单元SC包含交叉耦合的反相器IV1和IV2。<br>[0056] “The dummy cell DC has the same configuration as the normal SRAM cell SC shown in FIG. 2.” | 对比文件明确描述了正常SRAM单元（SC）包含一对交叉耦合的反相器（IV1, IV2），并且第二实施例指出虚设单元（DC）具有与SC相同的结构。因此，虚设单元必然包含一对交叉耦合的反相器。交叉耦合反相器结构必然具有输出节点（如Q和QB），用于驱动或表示单元状态。虽然对比文件未明确将虚设单元的某个节点称为“输出信号”用于外部检测，但本领域技术人员基于对SRAM单元结构的公知常识，可以合理推断出交叉耦合反相器中的一个会驱动一个输出节点，该节点状态可被感知。结合对比文件使用虚设单元来模拟写入操作的目的，隐含公开了该技术特征。 |
| **技术特征K**：并且其中写入检测信号被配置成响应于所述虚设存储器单元输出信号的二进制转变而确证所述升压跟踪信号。《未公开》 | 未发现相关内容。 | 目标专利的写入检测电路是直接检测虚设存储器单元内部节点（Q信号）的二进制翻转（从0到1或1到0）来触发升压跟踪信号。对比文件的写入检测机制（反相器IV3-IV5）是监测“复制位线RBL”的模拟电压下降到一个固定阈值（VDD/2），而不是检测虚设单元内部存储节点的数字状态翻转。两者触发升压跟踪信号的原理和所响应的信号性质不同。对比文件没有公开响应于虚设单元输出信号二进制转变的技术方案。因此，该技术特征未被公开。 |
| **技术特征L**：其中所述写入检测电路包含被配置成输出所述虚设存储器单元输出信号的延迟版本和补充虚设存储器单元输出信号的延迟版本的反相器的串联链。《隐含公开》 | [0028] “The replica bit lines RBL are connected to a plurality of inverters IV3-IV5 in series.” | 对比文件公开了反相器IV3、IV4、IV5串联连接，其输入是复制位线RBL的电压信号。虽然该信号的源头是位线电压而非直接的“虚设存储器单元输出信号”，但该信号反映了模型化写入操作的进程。该串联反相器链对输入信号进行延迟和整形，最终输出升压使能信号boost_en。从广义上看，该电路构成了一个对“模拟写入完成指示信号”进行延迟处理的串联反相器链。考虑到隐含公开判断标准宽松，本领域技术人员有可能从该结构推理出使用反相器串联链来产生延迟信号的技术手段。因此，该技术特征被隐含公开。 |
| **技术特征M**：其中所述写入检测电路包含被配置成响应于所述虚设存储器单元输出信号的确证而接通的第一反相器和被配置成响应于补充虚设存储器输出信号的确证而断开的第二反相器。《未公开》 | 未发现相关内容。 | 目标专利图2的写入检测电路200包含了由P1、M3、反相器201和P2、M4、反相器205组成的两个互补通路，分别响应于q和qb信号来确保在任何翻转方向下都能产生检测信号。对比文件的写入检测电路（IV3-IV5）是简单的反相器链，其工作不依赖于两个互补的、由单元输出信号直接控制供电的反相器结构。对比文件没有公开此类具体电路配置。因此，该技术特征未被公开。 |
| **技术特征N**：其中所述写入检测电路包含被配置成锁存所述升压跟踪信号的锁存器。《未公开》 | 未发现相关内容。 | 对比文件的升压使能信号boost_en由反相器链直接产生，未提及或示出用于锁存该信号的锁存器结构。因此，该技术特征未被公开。 |
| **技术特征O**：其中所述写入检测电路被配置成响应于字线复位信号的确证而将所述升压跟踪信号充电到电源电压。《未公开》 | 未发现相关内容。 | 对比文件中不存在“字线复位信号”的概念，也没有描述在写入操作结束后将boost_en信号充电至电源电压的相关电路或操作。因此，该技术特征未被公开。 |
| **技术特征P**：其中所述锁存器包含具有耦合到开关的锁存器接地端子的反相器，所述开关被配置成响应于字线复位信号的确证而将所述锁存器接地端子耦合到接地。《未公开》 | 未发现相关内容。 | 该特征依赖于特征N和O中提及的锁存器和字线复位信号。由于对比文件未公开锁存器结构和字线复位信号，因此该具体的锁存器接地控制结构也未被公开。 |
| **技术特征Q**：其中所述升压跟踪信号为低态有效信号，且其中写入检测信号被配置成在其确证期间使所述升压跟踪信号接地。《未公开》 | [0028] “... the boost enable signal boost_en from “L” to “H” ...” | 对比文件中明确说明升压使能信号boost_en是在特定条件下从“L”翻转为“H”，即其为高电平有效信号。而目标专利中升压跟踪信号130是低电平有效信号（被拉低时确证）。两者有效电平相反。对比文件也未描述在确证期间将升压跟踪信号接地的电路。因此，该技术特征未被公开。 |
| **技术特征R**：其包括：在对通过一对位线存取的存储器单元的写入操作期间，将所述位线中的放电位线耦合到充电电容器的第一端子，同时所述充电电容器的第二端子耦合到接地以开始所述放电位线的负位线升压操作《直接公开》 | [0040] “When the write enable signal WE is turned to “H” to start writing, the transistors Q12, Q13 turn on to discharge the node N gradually.”<br>[0043] “... the capacitive coupling with the capacitor C_boost brings the node N to around a voltage, −VDD.”<br>[0043] “... the potential level Vbl on the bit line BLt ...” | 对比文件描述了写入操作过程：开始时，写入使能WE变高，晶体管Q12、Q13导通，将节点N（电容器C_boost的阴极）放电至地（或接近地）。随后，当升压使能boost_en变高时，电容器C_boost的阳极（节点A）电位从VDD变为0V，通过电容耦合将已接地的节点N进一步拉低至负电压（-VDD左右）。节点N通过写入缓冲电路4连接到被选中的放电位线（如BLt）。这对应了“将放电位线耦合到充电电容器的第一端子（节点N），同时电容器的第二端子（节点A）耦合到接地（通过反相器驱动变为0V）”以开始负位线升压的操作。因此，该技术特征被直接公开。 |
| **技术特征S**：响应于对所述存储器单元的所述写入操作的起始，确定对至少一个虚设存储器单元的写入操作何时完成《直接公开》 | [0028] “... when the voltage on the replica bit lines RBL descends ... to around ½ the voltage VDD.”<br>[0041] “Monitoring the timing of discharging the replica bit lines RBL to around ½ the voltage VDD through the replica write buffer circuit 2 makes it possible to monitor the timing ... of the normal bit line BLt to almost 0 V” | 对比文件公开了通过监测复制位线RBL的放电过程（该过程由虚设写入缓冲电路和虚设单元执行，模拟真实写入）来确定一个时间点（电压降至VDD/2）。该时间点被视为对应于真实位线放电接近完成的时机，即模型化写入操作的完成时刻。这直接公开了“响应于写入操作起始，确定对至少一个虚设存储器单元的写入操作何时完成”的方法步骤。因此，该技术特征被直接公开。 |
| **技术特征T**：以及响应于对所述至少一个虚设存储器单元的所述写入操作完成的所述确定而使所述第二端子浮置以终止所述负位线升压操作，其中所述确定所述写入操作何时完成使用并联耦合于一对虚设位线之间的多个虚设存储器单元。《未公开》 | 未发现相关内容。 | 该方法是与装置特征D对应的方法步骤。如对特征D的分析，对比文件在确定模型化写入操作完成后（boost_en变高），是“激活”自举电路将负电压施加到位线，而非“使电容器的第二端子浮置以终止升压”。对比文件的负升压一旦开始，其持续时间并非由主动浮置端子来控制终止。因此，该技术特征未被公开。 |
| **技术特征U**：其中使所述电容器的所述第二端子浮置包括对于耦合到所述电容器的所述第二端子的反相器而使接地端子与接地分离。《未公开》 | 未发现相关内容。 | 这是对特征T和D中“浮置”操作的具体实现方式的描述。对比文件没有公开通过断开反相器接地端子来实现浮置的机制。因此，该技术特征未被公开。 |
| **技术特征V**：其中确定对所述至少一个虚设存储器单元的所述写入操作何时完成包含使用虚设字线模型化字线出现周期。《直接公开》 | [0057] “In writing in the SRAM of the present embodiment, the dummy word line DWL is boosted to “H” at the same time as the timing when the normal selected word line WL is boosted to “H”.” | 对比文件第二实施例明确公开了在写入时，虚设字线（DWL）与真实字线（WL）在同一时间被确证为高电平。这直接公开了使用虚设字线来模型化（模拟）真实字线的出现时间（字线出现周期）。因此，该技术特征被直接公开。 |
| **技术特征W**：其中确定对所述至少一个虚设存储器单元的所述写入操作何时完成包含加载所述一对虚设位线以匹配所述一对位线的电容负载。《隐含公开》 | [0026] “... two replica bit lines RBL having almost the same length as the bit line pair BL are disposed. Therefore, the entire of the replica bit lines RBL has double the capacitance of the bit line BLt or the bit line BLc.” | 对比文件明确指出，设置的两条复制位线RBL与真实位线对BL长度几乎相同，并且整个RBL的总电容是单条位线（BLt或BLc）的两倍。这样设计的目的是使复制位线的电容负载与真实位线对的负载相匹配（或成确定比例关系），以确保放电时间模拟的准确性。虽然描述的是“长度相同”和“电容成比例”，但本领域技术人员能够理解，这正是为了“匹配电容负载”以实现准确建模。因此，该技术特征被隐含公开。 |
| **技术特征X**：其中确定对所述至少一个虚设存储器单元的所述写入操作何时完成包括检测来自至少一个虚设存储器单元的虚设存储器输出信号的二进制转变。《未公开》 | 未发现相关内容。 | 如对特征K的分析，对比文件是通过监测复制位线的“模拟电压”下降到阈值来判定完成，而不是通过检测虚设存储器单元内部存储节点的“数字信号二进制转变”。两者检测的对象和原理不同。因此，该技术特征未被公开。 |
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