对比文件名称：2013-01-24_发明申请_US20130024744A1 NONVOLATILE SEMICONDUCTOR MEMORY AND MEMORY SYSTEM
目标专利名称：在跨存储器链路传送纠正数据时保护ECC位置CN108351820B
本次调用模型名称：DeepSeek最新版本模型
根据对目标专利说明书和权利要求以及对比文件说明书的理解，现创建特征比对表格如下：
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：包括：在掩码写操作期间将链路纠错码ECC奇偶校验位嵌入在未使用的数据掩码位和/或掩码写数据中 | **未直接或隐含公开** | **未被公开**。对比文件涉及一种非易失性半导体存储器，其在读取操作时，通过原本用于输入写掩码信号（write mask signal）的第二输入/输出引脚（7b）来输出表示读数据是否经过纠错的奇偶校验标志（parity flag）（见[0045], [0059], [0072]段）。在写入操作时，该引脚用于输入写掩码信号以控制数据写入（见[0043]段）。然而，对比文件从未提及在“掩码写操作”期间，将用于保护数据传输链路（即数据总线）的“链路ECC奇偶校验位”嵌入到“未使用的数据掩码位”或“掩码写数据”中。对比文件中的“奇偶校验标志”是用于指示存储器内部ECC电路是否对从存储单元阵列读出的数据进行了纠错的状态信号，其功能与目标专利中用于在主机与存储器之间传输时检测和纠正链路错误的“链路ECC奇偶校验位”有本质区别。目标专利的链路ECC用于保护数据在外部总线上的传输，而对比文件的奇偶校验标志是用于告知外部控制器内部纠错的结果。因此，该技术特征未被公开。 |
| **技术特征B**：以及通过在所述掩码写操作期间将所述未使用的数据掩码位或所述掩码写数据标识为所述链路纠错码ECC奇偶校验位的位置 | **未直接或隐含公开** | **未被公开**。对比文件没有描述任何在掩码写操作期间，对用于携带ECC奇偶校验位的“位置”（即具体是哪个数据掩码位或哪部分写数据）进行标识的机制。在对比文件中，第二引脚（7b）在写入时的功能是固定的（输入写掩码），在读取时的功能也是固定的（输出奇偶校验标志），不存在根据掩码写操作动态地将某些位标识为ECC奇偶校验位位置的情况。目标专利需要此标识操作是因为ECC位置可能随掩码模式变化，而对比文件不存在此问题。因此，该技术特征未被公开。 |
| **技术特征C**：，在所述掩码写操作期间保护至少所述未使用的数据掩码位或所述掩码写数据中的所述链路纠错码ECC奇偶校验位的位置对抗链路错误。 | **未直接或隐含公开** | **未被公开**。目标专利此特征的核心在于“保护位置对抗链路错误”，即防止在传输过程中，用于标识ECC位置的信号（如数据掩码位）本身出错，导致接收方无法正确找到ECC奇偶校验位。对比文件完全没有涉及对“位置信息”进行任何形式的保护。其第二引脚（7b）传输的奇偶校验标志或写掩码信号，文中并未描述有任何额外的编码或保护机制来确保其传输正确性以对抗链路错误。因此，该技术特征未被公开。 |
| **技术特征D**：其中，保护至少所述链路纠错码ECC奇偶校验位的位置包括：在所述掩码写操作期间传送数据掩码ECC奇偶校验位以保护至少第一经断言的数据掩码位，所述第一经断言的数据掩码位标识被嵌入在对应的掩码写数据字节中的所述链路纠错码ECC奇偶校验位。 | **未直接或隐含公开** | **未被公开**。对比文件没有描述任何“数据掩码ECC奇偶校验位”的概念，也没有描述通过传送额外的ECC奇偶校验位来保护数据掩码位（特别是用于标识ECC位置的“第一经断言的数据掩码位”）的机制。对比文件中数据掩码信号本身没有提及受到ECC保护。因此，该技术特征未被公开。 |
| **技术特征E**：进一步包括在所述掩码写操作期间传送所述链路纠错码ECC奇偶校验位在预定突发长度的写数据内的ECC位置码。 | **未直接或隐含公开** | **未被公开**。对比文件没有描述任何“ECC位置码”的概念。在对比文件中，奇偶校验标志在读取时与对应的读数据同步输出（见[0059], [0072]），其“位置”是固定的（在第二引脚上，与数据引脚同步），无需额外的位置码来指示。目标专利中的ECC位置码是为了应对掩码写操作中ECC奇偶校验位嵌入位置可变的情况，而对比文件不存在此场景。因此，该技术特征未被公开。 |
| **技术特征F**：进一步包括在所述掩码写操作期间在命令/地址总线上传送所述数据掩码ECC奇偶校验位以及所述链路纠错码ECC奇偶校验位的所述ECC位置码。 | **未直接或隐含公开** | **未被公开**。对比文件没有描述在“命令/地址总线”上传送与数据掩码保护或ECC位置相关的任何信息。其交互主要通过数据引脚（7a）和具有复用功能的第二引脚（7b）进行。因此，该技术特征未被公开。 |
| **技术特征G**：其中，在所述掩码写操作期间嵌入包括：确定预定突发长度的写数据是否包括第一经断言的数据掩码位 | **未直接或隐含公开** | **未被公开**。对比文件虽然提到了“写掩码信号”（write mask signal）及其输入引脚（[0043], [0045]），暗示了掩码写的存在，但全文没有详细描述掩码写操作的具体流程，更没有描述在嵌入ECC奇偶校验位之前，需要“确定写数据是否包括第一经断言的数据掩码位”这一逻辑判断步骤。该步骤是目标专利中动态决定ECC嵌入位置（在掩码数据字节中还是在未使用的掩码位中）的关键前提，对比文件未涉及此逻辑。因此，该技术特征未被公开。 |
| **技术特征H**：将所述链路纠错码ECC奇偶校验位嵌入在与所述第一经断言的数据掩码位相对应的第一掩码写数据字节中并嵌入在所述第一经断言的数据掩码位内 | **未直接或隐含公开** | **未被公开**。对比文件没有描述将任何纠错码（无论是链路ECC还是其他）“嵌入”到“掩码写数据字节”中的操作。其第二引脚在写入时仅传输写掩码信号本身，该信号控制哪些数据字节被写入，而不是作为ECC奇偶校验位的载体。目标专利中“嵌入在第一经断言的数据掩码位内”是指用该掩码位本身来标识或携带ECC位置信息，对比文件未公开此概念。因此，该技术特征未被公开。 |
| **技术特征I**：以及否则将所述链路纠错码ECC奇偶校验位嵌入在所述未使用的数据掩码位中。 | **未直接或隐含公开** | **未被公开**。如前述，对比文件没有描述将任何纠错码“嵌入”在“未使用的数据掩码位”中的操作。在对比文件的读取操作中，第二引脚输出的是内部产生的奇偶校验标志，这并非是将用于保护链路的ECC奇偶校验位“嵌入”到一个原本可能用于他途（如掩码）的位中。功能目的和实现方式均不同。因此，该技术特征未被公开。 |
| **技术特征J**：其中，保护至少所述链路纠错码ECC奇偶校验位的位置包括：在所述掩码写操作期间传送指示所述链路纠错码ECC奇偶校验位在预定突发长度的写数据内的块位置的差拍位置码。 | **未直接或隐含公开** | **未被公开**。对比文件没有描述任何“差拍位置码”（beat position code）的概念，也没有描述需要传送用于指示ECC奇偶校验位在数据突发内具体“块位置”的信息。其数据输出是顺序且同步的，奇偶校验标志的位置是隐含的（与数据对齐），无需显式编码。因此，该技术特征未被公开。 |
| **技术特征K**：进一步包括传送指示所述链路纠错码ECC奇偶校验位是被嵌入在所述预定突发长度的写数据的数据部分还是所述数据掩码部分中的块位置码。 | **未直接或隐含公开** | **未被公开**。对比文件没有描述任何“块位置码”来区分ECC是嵌入在数据部分还是数据掩码部分。因为对比文件根本不存在将ECC嵌入到数据或数据掩码中的技术方案。因此，该技术特征未被公开。 |
| **技术特征L**：进一步包括在所述掩码写操作期间在命令/地址总线上传送所述差拍位置码和所述块位置码。 | **未直接或隐含公开** | **未被公开**。同上，对比文件没有描述差拍位置码和块位置码，更不用说在命令/地址总线上传送它们。因此，该技术特征未被公开。 |
| **技术特征M**：进一步包括接收用于读操作期间对读数据的捕捉的定时信息。 | **未直接或隐含公开** | **未被公开**。对比文件描述了在读取操作中使用从外部控制电路输入的数据选通信号DQS来同步数据的输出（见[0058], [0071]段），这是DDR接口的标准做法，用于确保数据被正确捕捉。然而，目标专利说明书[0052]段提及，链路ECC奇偶校验位的数据差拍“可包含不止链路ECC奇偶校验位。例如，16个数据差拍可包括8位链路ECC加上数据总线反相(DBI)位和其他类似位。例如，存储器控制器可以接收定时信息以用于在读操作期间改善对读数据的捕捉。该定时信息可被提供在16个数据差拍中...”。这表明目标专利中的“定时信息”是作为一种可能被“包含”在传输链路ECC奇偶校验位的资源（如数据差拍）中的特定信息。对比文件仅公开了使用标准的DQS信号进行同步，并未公开将专门的“定时信息”编码在用于传输ECC或类似功能的数据/信号流中。两者技术手段不同。因此，该技术特征未被公开。 |
| **技术特征N**：其中，进一步包括将所述低功率存储器子系统集成到移动电话、机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、计算机、手持式个人通信系统(PCS)单元、便携式数据单元、固定位置数据单元、服务器计算系统、和/或车辆控制系统中。 | **隐含公开**。对比文件说明书[0027]段描述了包含非易失性半导体存储器的“memory system 1000”，并指出该非易失性半导体存储器可用于例如FERAM、MRAM等非易失性RAM。虽然未明确列举目标专利权利要求中的所有具体设备类型，但本领域技术人员能够理解，具有DDR接口和ECC功能的存储器系统可以广泛应用于各种电子设备、计算系统和嵌入式系统中，包括但不限于移动电话、计算机、服务器等。将一种存储器系统集成到更广泛的电子设备或系统中，是一种常见的、公知的应用方式。因此，基于对比文件公开的存储器系统，本领域技术人员能够合理推断其可被集成到所述各类设备中。 | **隐含公开论述**：对比文件公开了一种包含非易失性半导体存储器（如FRAM， MRAM）和外部控制电路的存储器系统（memory system 1000）（见[0027]-[0030]段）。这种具有DDR接口和ECC保护功能的存储器系统，其本身就是为了作为电子设备中的存储部件而设计的。本领域技术人员知晓，存储器是构成各类电子设备、计算系统和控制系统的基础组件。虽然对比文件没有明确列举所有具体的终端产品，但根据公知常识，具有所述特性的存储器系统完全可以并且预期被集成到需要非易失性、高可靠性存储的各类设备中，例如移动通信设备（移动电话、PCS单元）、消费电子产品（机顶盒、音乐/视频播放器、娱乐单元）、计算设备（计算机、服务器）、导航设备、工业或汽车电子（车辆控制系统）等。这种集成是存储器技术领域的常规下游应用，无需创造性劳动即可从对比文件公开的存储器系统本身推导得出。 |
**总结**：对比文件US20130024744A1主要涉及在非易失性存储器中，利用数据掩码引脚在读取时输出内部ECC纠错的状态标志，以优化访问性能。其技术焦点在于存储器内部ECC操作与外部接口的协同，特别是读操作和后续的数据回写（恢复）。而目标专利CN108351820B的核心在于在“掩码写操作”期间，动态地将用于保护数据传输链路的“链路ECC奇偶校验位”嵌入到可变的位置（未使用的数据掩码位或掩码写数据中），并需要采取额外措施（如传送保护码、位置码）来“保护”这个易变的“位置信息”本身免受链路错误的影响。两者要解决的技术问题（目标专利：保护可变ECC位置；对比文件：减少ECC读恢复等待时间）、采用的技术手段（目标专利：嵌入ECC并保护其位置；对比文件：复用引脚输出状态标志）以及达到的技术效果均存在显著差异。
经逐一比对，对比文件**未公开**技术特征A、B、C、D、E、F、G、H、I、J、K、L、M。
对比文件**隐含公开**了技术特征N。
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