对比文件名称：2008-03-19_发明公开_EP1901177A2 Data processing apparatus, external storage apparatus, data processing system and data transmitting method
目标专利名称：与硬件流控制的增强型串行外围接口CN108369569B
本次调用模型名称：DeepSeek-R1
| 技术特征描述及公开性判断 | 对比文件原文引用 | 公开性论述 |
| **技术特征A《直接公开》**<br>包括：串行外围接口总线 | [0075] Three signal lines consisting of a CLK line 31, a control Line 32 and a DT line 33 are arranged between the card side serial interface circuit 23 of the data processing apparatus 10 and the card side serial interface circuit 23 of the memory card 20. | 对比文件公开了在数据处理装置（主设备）和存储器卡（从设备）之间布置的三条信号线（CLK、控制线、DT），这三条线构成了一个串行接口总线，用于在设备间进行串行通信。本领域技术人员能够毫无疑义地确定这是一个串行外围接口总线，用于在主设备（数据处理装置10）和从设备（存储器卡20）之间交换数据、命令和状态信号。因此，该技术特征被对比文件直接公开。 |
| **技术特征B《直接公开》**<br>主设备，所述主设备耦合至所述串行外围接口总线并且被适配成：断言从选择线上的第一电压状态以发起在所述串行外围接口总线的一个或多个数据线上的数据交换 | [0080] The control signal is transmitted from the data processing apparatus 10 to the memory card 20 through the control line 32. In a period of time in which the control signal is supplied, that is, in a period of time in which the signal level is, for example, high, main data and the command are transmitted. | 对比文件中的“控制信号（control signal）”通过控制线32传输，其作用与目标专利的“从选择线”相同，用于选择/启用从设备并启动数据交换。对比文件明确指出，当控制信号被供给时（例如，信号电平为高），主数据和命令被传输。这表明主设备（数据处理装置10）通过断言控制线上的高电平（第一电压状态）来发起在DT线（数据线）上的数据交换。因此，该技术特征被对比文件直接公开。 |
| **技术特征C《直接公开》**<br>在所述从选择线保持在所述第一电压状态的同时在所述串行外围接口总线的时钟线上传送时钟信号，其中所述数据交换与所述时钟信号同步 | [0089] In addition to the foregoing command and the like, the data processing apparatus 10 supplies a synchronizing signal to the memory card 20 through the CLK line 31.<br>[0093] ...the data processing apparatus 10 supplies the control signal and the synchronizing signal. Since the control signal has been supplied, the memory card 20 synchronizes main data with the synchronizing signal supplied through the DT line 33 so as to transmit the synchronized main data to the data processing apparatus 10. | 对比文件多次描述了在控制信号（相当于从选择线）有效（例如为高电平）的同时，主设备通过CLK线31向从设备提供同步（时钟）信号。并且明确指出数据（主数据）与同步信号同步传输。例如，在[0093]中描述，当控制信号被供给时，存储器卡使主数据与通过DT线供给的同步信号同步。因此，该技术特征被对比文件直接公开。 |
| **技术特征D《直接公开》**<br>以及在所述从选择线处于第二电压状态的同时抑制在所述一个或多个数据线上传送数据 | [0081] ...The supply of the status signal is performed in a period of time in which main data and the command are not transmitted to the DT line 33, that is, in a period of time in which the control signal is not supplied, for example, in a period of time in which the signal level is low. | 对比文件公开了当控制信号处于未供给状态时（例如，信号电平为低，即第二电压状态），主数据和命令不在DT线（数据线）上传输。此时，DT线被用于传输状态信号。这明确揭示了主设备在控制线（从选择线）处于低电平（第二电压状态）时，抑制（即不进行）在数据线上传送数据的行为。因此，该技术特征被对比文件直接公开。 |
| **技术特征E《直接公开》**<br>以及从设备，所述从设备耦合至所述串行外围接口总线， | [0064] ...A memory card 20 is a storage medium having a card-like shape and arranged to be connected to the data processing apparatus 10 so that the memory card 20 serves as an external storage apparatus. The memory card 20 has a memory 21, a register 22, a card side serial interface circuit 23 and a card side controller 24.<br>[0075] Three signal lines ... are arranged between the card side serial interface circuit 23 of the data processing apparatus 10 and the card side serial interface circuit 23 of the memory card 20. | 对比文件明确公开了存储器卡20作为一个外部存储装置（从设备），其通过卡侧串行接口电路23耦合到由CLK线31、控制线32和DT线33组成的串行接口总线上。因此，该技术特征被对比文件直接公开。 |
| **技术特征F《隐含公开》**<br>其中所述从设备具有接收缓冲器并且被适配成：在所述从选择线保持在所述第一电压状态的同时将数据接收到所述接收缓冲器中 | [0066] The register 22 is a buffer between the memory 21 and the card side serial interface circuit 23. That is, when data supplied from the data processing apparatus 10 is written on the memory 21, data is temporarily stored on the register 12, and then data which must be written is supplied to the memory 21. | 对比文件公开了寄存器22作为存储器21和卡侧串行接口电路23之间的缓冲器（buffer）。当从数据处理装置10接收数据以写入存储器21时，数据被临时存储在寄存器中。虽然对比文件没有明确描述在控制信号有效（第一电压状态）期间数据被接收到该缓冲器中，但本领域技术人员可以合理推断，在数据写入操作期间（例如图7的“STATUS 2”阶段），当控制信号为高（第一电压状态）时，从设备通过DT线接收主数据，并将其临时存储在其寄存器（接收缓冲器）中，以待后续处理或写入存储器。因此，该技术特征被对比文件隐含公开。 |
| **技术特征G《未公开》**<br>以及当所述接收缓冲器的占用率达到或超过阈值占用率水平时断言所述从选择线上的所述第二电压状态。 | 无对应内容。 | 对比文件公开了从设备（存储器卡20）可以向主设备发送状态信号（如忙信号、就绪信号），但这些状态信号是在控制线（从选择线）无效（低电平）期间通过DT线（数据线）传送的。目标专利的技术特征G的核心在于，从设备通过主动驱动“从选择线”本身至第二电压状态（例如，从高变低，或从低变高）来断言流控制信号。对比文件完全没有公开从设备能够驱动控制线（从选择线）来改变其电压状态以进行流控制。在对比文件中，控制线始终由主设备驱动。因此，该技术特征既未被直接公开，也未被隐含公开。 |
| **技术特征H《未公开》**<br>其中所述主设备包括第一驱动器电路，所述第一驱动器电路被配置成使用高阻抗输出将所述从选择线驱动至所述第一电压状态 | 无对应内容。 | 对比文件描述了主设备通过控制线32发送控制信号，但完全没有提及驱动该控制线的驱动器电路的具体配置，特别是没有描述该驱动器电路使用“高阻抗输出”将控制线驱动至第一电压状态。该特征涉及实现主从设备共享驱动从选择线并允许从设备覆盖主设备驱动的具体硬件阻抗设计。对比文件未公开相关内容。 |
| **技术特征I《未公开》**<br>以及所述从设备包括第二驱动器电路，所述第二驱动器电路被配置成使用低阻抗输出将所述从选择线驱动至所述第一电压状态。 | 无对应内容。 | 对比文件没有描述从设备（存储器卡20）具有能够驱动控制线（从选择线）的驱动器电路。在对比文件的系统中，控制线似乎仅由主设备驱动。因此，不存在配置为使用“低阻抗输出”驱动从选择线的从设备驱动器电路。该特征未被公开。 |
| **技术特征J《未公开》**<br>其中，所述第一驱动器电路和所述第二驱动器电路的阻抗被选择成使得当所述高阻抗输出试图将所述从选择线驱动至所述第一电压状态时所述低阻抗输出被启用以将所述从选择线驱动至所述第二电压状态。 | 无对应内容。 | 该技术特征描述了为实现从设备对从选择线状态的覆盖（用于流控制）而进行的特定阻抗设计。对比文件的系统不涉及从设备驱动控制线，因此完全没有公开任何关于主设备和从设备驱动器阻抗关系的内容。该特征未被公开。 |
| **技术特征K《未公开》**<br>其中，所述主设备被适配成通过以下操作来断言所述第一电压状态：致使线驱动器将所述从选择线朝向所述第一电压状态驱动 | 无对应内容。 | 对比文件描述了主设备断言控制信号（例如，使其为高电平），但未具体描述其内部操作细节，特别是没有提及“致使线驱动器将所述从选择线朝向所述第一电压状态驱动”这一具体动作。该特征涉及主设备内部驱动控制的具体时序和方式，对比文件未公开。 |
| **技术特征L《未公开》**<br>以及当所述从选择线达到所述第一电压状态时致使所述线驱动器进入开路操作模式。 | 无对应内容。 | 该技术特征描述了主设备在驱动从选择线至目标状态后，使驱动器进入高阻/开路模式，以允许从设备驱动该线。这是实现共享驱动和流控制的关键硬件操作。对比文件完全没有公开主设备的驱动器会进入“开路操作模式”。该特征未被公开。 |
| **技术特征M《未公开》**<br>其中，所述主设备包括：保持器电路，所述保持器电路被配置成在所述线驱动器已进入所述开路操作模式之后维持所述从选择线的信令状态。 | 无对应内容。 | 该技术特征涉及在主设备驱动器进入开路模式后维持从选择线电平的保持器电路，是支持所述共享驱动机制的配套电路。对比文件未提及任何保持器电路。该特征未被公开。 |
| **技术特征N《未公开》**<br>其中，所述从设备被适配成：在断言所述从选择线上的所述第二电压状态之后，当所述接收缓冲器的所述占用率落在所述阈值占用率水平之下时断言所述从选择线上的所述第一电压状态。 | 无对应内容。 | 该技术特征描述了从设备在流控制条件解除后，主动驱动从选择线返回第一电压状态的行为。对比文件中，从设备不具备驱动控制线（从选择线）的能力，因此不可能有该操作。该特征未被公开。 |
| **技术特征O《未公开》**<br>其中，所述从设备包括流控制决策电路，所述流控制决策电路被配置成：监视所述接收缓冲器的所述占用率 | 无对应内容。 | 该技术特征涉及从设备内部用于实现基于缓冲器占用率的流控制决策的专用电路。对比文件描述了存储器卡有控制器（card side controller 24）和接口电路（card side serial interface circuit 23），它们可以根据内部状态（如处理是否完成）产生状态信号，但并未公开任何专门用于“监视接收缓冲器的占用率”的“流控制决策电路”。对比文件中的状态信号（如忙信号）更多与内部处理状态相关，而非直接与接收缓冲器的实时占用率挂钩。该特征未被公开。 |
| **技术特征P《未公开》**<br>监视所述从选择线的电压状态 | 无对应内容。 | 对比文件描述了从设备接收控制信号以确定通信状态（如“STATUS 1”，“STATUS 2”等），但这通常是通过接收电路检测控制线的电平来实现的。然而，技术特征P是作为流控制决策电路的一个具体功能被限定的。由于对比文件未公开该流控制决策电路，且其从设备监视控制线状态的目的与目标专利中用于决定何时驱动从选择线进行流控制的目的不同，因此该特征在目标专利的特定上下文和技术方案中未被公开。 |
| **技术特征Q《未公开》**<br>以及当所述从选择线的所述电压状态处于所述第一电压状态并且所述接收缓冲器的所述占用率处于等于或超过所述阈值占用率水平的水平时致使线驱动器电路断言所述从选择线上的所述第二电压状态。 | 无对应内容。 | 该技术特征综合了特征O和P，并描述了流控制决策电路的完整触发逻辑和动作。对比文件既未公开从设备具有基于缓冲器占用率进行决策的流控制决策电路，也未公开从设备具有能够断言从选择线第二电压状态的线驱动器电路。因此，该特征未被公开。 |
| **技术特征R《未公开》**<br>其中，所述流控制决策电路被配置成：在致使所述线驱动器电路断言第二电压状态之后并且在所述接收缓冲器的所述占用率落在低于所述阈值占用率水平之下的水平之后致使所述线驱动器电路使所述从选择线返回至所述第一电压状态。 | 无对应内容。 | 该技术特征描述了流控制决策电路在流控制条件解除后的恢复操作。如前述，对比文件未公开流控制决策电路、从设备驱动从选择线的能力以及基于缓冲器占用率的阈值判断机制。因此，该特征未被公开。 |
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